Actualmente estoy haciendo algunos tutoriales y leyendo algunos libros sobre cómo escribir VHDL. Como tengo curiosidad y aprendo mejor con los tutoriales prácticos, comenzaré a implementar mis proyectos que me serán útiles en el futuro.
Para...
Básicamente tengo una línea como esta en un código vhdl.
entity my_entity is
port(x : in std_logic_vector;
y : in std_logic_vector;
...);
end entity my_entity;
architecture arch of my_entity is
-- declarations...
sign...
Estoy escribiendo código VHDL para un filtro que deseo implementar en un FPGA Spartan 6. Cuando intenté ejecutar un banco de pruebas para mi código, uno de los procesos ingresó en un bucle infinito, así que agregué una declaración de espera ante...
Estoy usando varios FPGAs Xilinx y tableros desde Spartan3E hasta KC705 / VC707 y estoy muy familiarizado con los archivos UCF, pero hay una pregunta que me molesta ...
¿Por qué traducir para Virtex-6 no se conoce IOSTANDARD LVDS, pero sí pa...
Estoy un poco confundido debido a una situación extraña en el operador de selección de parte en verilog. Había leído sobre operadores de selección de parte y vector de selección de parte . Pero hay una situación en la que tengo variable[0:0]...
Recientemente estuve leyendo un libro de estudio de Verilog. Finalmente me di cuenta de que un archivo Verilog puede no ser sintetizable, porque algunas declaraciones Verilog son solo para uso de simulación. Pero soy demasiado perezoso para crea...
Estoy desarrollando un circuito sistólico parametrizado en VHDL, usando genéricos. Exhibe regularidad en 2 dimensiones.
Estoy a punto de sintetizarlo en Xilinx FPGA. Sospecho que vale la pena informar al sintetizador lógico sobre esta regul...
¿Cómo podemos leer y escribir valores en una matriz multidimensional en verilog? He leído en este enlace sobre diferentes operaciones Eso se puede hacer en matriz multidimensional.
como si hay una parte de código como esta
input [15:0] me;...
Obtengo el siguiente resumen de tiempos de la síntesis:
Timing Summary:
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Speed Grade: -1
Minimum period: 9.982ns (Maximum Frequency: 100.180MHz)
Minimum input arrival time before clock: 4.597ns
Maximum output require...
Me estoy preparando para mi examen y estoy atascado con la pregunta del año pasado:
En el circuito que se muestra a continuación, los bloques A, B, C y S son circuitos lógicos combinados. FF1 a FF3 son flip-flops D con el mismo tiempo, es dec...