He visto esta pregunta y eliminé el " # .. "parte de mi código para introducir demora, ya que mi código finalmente se ejecutará en hardware.
De todos modos, estoy intentando con contadores y no puedo introducir el retardo requerido de n...
Tengo dudas, cuál debería ser la restricción SDC adecuada para el módulo CDC, es decir, dos sincronizadores de flop.
entre " dat conduciendo por aclk a bdat1 conduciendo por bclk "
Nota: aclk y bclk no so...
Tengo que integrar un oscilador de reloj dentro de mi bloque lógico para propósitos de diseño. No es una opción dejar este bloqueo y solo traer el puerto del reloj. ¿Hay alguna manera de definir una red interna como un reloj para otros submódulo...
En un diseño, un pin de reloj externo activa un flip-flop, donde la salida va a un pin de datos externo.
Utilizando Xilinx ISE, ¿cómo puedo especificar una restricción de tiempo, por lo que la salida debe mantenerse durante un breve período d...
Supongamos que tenemos el siguiente código donde a , b y c tienen un ancho de 3 bits que representa números sin signo:
a <= (b + c);
El diseñador espera un desbordamiento en este caso. Por ejemplo, si b y c...
Actualmente estoy en mi segundo año de ingeniería informática. He tomado cursos de análisis de circuitos y tengo una buena comprensión general de los componentes, y un poco de diseño digital, sin embargo, estoy muy confundido acerca de cómo uno...
Como sé, el tiempo de configuración es al menos el tiempo requerido para que los datos se mantengan estables en la entrada de un FF antes del borde sensible del reloj. El tiempo de espera es el tiempo requerido para que los datos permanezcan est...
¿Existe una metodología de diseño para crear un circuito que implemente una función de transferencia específica?
Sé que hay flujos de diseño descendente automáticos en el diseño lógico donde se describe una función a nivel RTL y la tecnología...
Estoy usando un módulo de división que tiene dos señales distintas a las entradas
"ir" para indicar el inicio de la división.
"hecho" para indicar parada de división.
Se están tomando aproximadamente 300 ciclos de reloj para que la división se c...
Recibo el error "[Synth 8-2519] q8 formal parcialmente asociado no puede tener OPEN real": este error es para la línea Q8(0) => OPEN, y todas las asignaciones OPEN similares. Los estoy usando porque el elemento IN_FIFO es demasiado gra...