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Estoy trabajando con una tabla de búsqueda que se genera en tiempo de compilación .
Es este código de tiempo de compilación:
porque sinus_table es una constante
o porque cualquier cálculo anterior a begin es...
Estoy tratando de sintetizar mis módulos Verilog en 1 módulo superior que contiene todos los módulos extraídos en 1 módulo superior.
Con la configuración de la opción de jerarquía en write_file, obtengo todos los módulos por separado.
No esto...
Tengo una parte del código de Verilog que básicamente intenta sintetizar un flip-flop. He estado experimentando y parece que puedo encontrar dos formas de escribirlo.
La primera forma es:
always @(posedge(clk),posedge(reset)) begin
if(r...
si incluyo la biblioteca numeric_std.vhd
(la implementación está aquí enlace ) puede ver que el operador *, + (como instancia se implementan de la siguiente manera)
Suma sin firmar
function ADD_UNSIGNED (L, R: UNSIGNED; C: STD_LOGIC) ret...
Estoy utilizando Xilinx ISE 14.7 para implementar mi diseño, pero tengo algunas dudas sobre cómo leer el informe de interacción de restricciones (.tsi) generado durante el Análisis de tiempo estático de ubicación de ruta y ruta.
En particular...
Cuando intento sintetizar el siguiente código de Verilog con Xilinx XST, aparece el error "Constante real no compatible". Si intento ajustar esa expresión en una función $ rtoi, XST genera un error diferente: "Llamada de función del sistema no c...
Sé que hay un método de sincronización de reloj que xor-ing en la entrada y salida de FF, y utiliza esa señal para habilitar el reloj. (figura 1, lo llamaré xor-ing desde ahora)
Ahora estoy estudiando la sincronización secuencial del reloj. N...
Soy nuevo en la síntesis de sonido de software, pero tengo una pregunta a la que parece que no puedo encontrar la respuesta.
Entiendo que, por ejemplo, una onda cuadrada a 100 Hz tiene su tercer armónico a 300 Hz con 1/3 de la amplitud; su qu...
Estoy intentando modelar una pila que tiene operaciones de inserción y apertura.
entity stack_256x16 is
Port (
push : in std_ulogic;
pop : in std_ulogic;
dout : out std_ulogic_vector (15 downto 0);
din : in...
Suponga que existe un puerto de salida de datos de 1 bit y un puerto de salida dataValid de 1 bit para un módulo. ¿Está bien asignar 1'dx a la salida de datos cuando se asigna 0 a dataValid? ¿Creará esto problemas de síntesis?
EDITAR: las opt...