Estoy un poco confundido sobre si debería usar números enteros en VHDL para señales de síntesis y puertos, etc.
Uso std_logic en los puertos de nivel superior, pero internamente estaba utilizando enteros a distancia en todo el lugar. Sin em...
¿La explicación de que el equipo digital tarda más en propagarse? Por ejemplo, una síntesis de software es muy lenta en comparación con una síntesis de hardware.
En los cursos de diseño lógico, todos aprendimos que es posible minimizar una función lógica, por ejemplo, utilizando un mapa de Karnaugh o el Quine – McCluskey algorithm . También aprendimos que los valores de "No importa" aumentan el potenc...
¿Existen herramientas de síntesis gratuitas o de código abierto disponibles que puedan convertir Verilog RTL en una red de puerta genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fue...
Acabo de comenzar a aprender diseño de lógica digital con FPGA y he estado construyendo muchos proyectos. La mayoría de las veces (ya que soy una especie de noob), tengo un diseño que simula perfectamente (simulación de comportamiento) pero no s...
Sé de dos maneras en que una herramienta de síntesis sintetiza una variable VHDL:
Variable sintetizada como lógica combinacional
Variable sintetizada como un pestillo involuntariamente (cuando se asigna una variable no inicializada a una s...
Suponiendo que tengo estos dos códigos:
module wire_example( a, b, y);
input a, b;
output y;
wire a, b, y;
assign y = a & b;
endmodule
y el segundo es:
module reg_combo_example( a, b, y);
input a, b;
output y;
reg y;
wir...
En varios lugares de la red, leí que (algunas) herramientas de síntesis no respetan las bibliotecas VHDL. Estas herramientas simplemente lanzan todas las entidades y paquetes en un solo espacio de nombres, por lo que no puede tener mylib.some...
Cuando su diseño incluye registros de control que se configuran / leen en un dominio de reloj dedicado (SPI o I2C, etc.), ¿cómo los trata generalmente?
Por ejemplo:
¿Los mantiene en su propio dominio de reloj y false_path los llev...
¿Por qué los enclavamientos y los esquemas de reloj de 2 fases son mal vistos en el moderno diseño ASIC de alta velocidad? Entiendo que los diseños basados en flip-flop de un solo borde son más fáciles para las herramientas STA, pero ¿existen ot...