¿Existen herramientas de síntesis gratuitas o de código abierto disponibles que puedan convertir Verilog RTL en una red de puerta genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fuera por el lenguaje completo, ¿qué tal para un subconjunto "útil" de RTL (más allá de simplemente una lista de red de nivel de puerta de Verilog)?
Icarus Verilog, herramienta OSS, muy útil, incluso tiene un simulador. enlace
Es una herramienta de simulación y síntesis de Verilog. Funciona como un compilador, compilando el código fuente escrito en Verilog (IEEE-1364) en algún formato de destino. Para la simulación por lotes, el compilador puede generar una forma intermedia llamada ensamblaje vvp. Para la síntesis, el compilador genera netlists en el formato deseado. El compilador está destinado a analizar y elaborar descripciones de diseño escritas según el estándar IEEE IEEE Std 1364-2005.
Icarus Verilog es un trabajo en progreso, y como el estándar de idioma tampoco se detiene, probablemente siempre lo será. Eso es como debería ser. Sin embargo, haré lanzamientos estables de vez en cuando, y trataré de no retractar las características que aparecen en estos lanzamientos estables.
El objetivo principal de portabilidad es Linux, aunque funciona bien en muchos sistemas operativos similares. Varias personas han contribuido binarios precompilados de lanzamientos estables para una variedad de objetivos. Estos lanzamientos son portados por voluntarios, por lo que los binarios disponibles dependen de quién se tome el tiempo para hacer el empaquetado. Icarus Verilog se ha portado a ese otro sistema operativo, como una herramienta de línea de comandos, y hay instaladores para usuarios sin compiladores. También puede compilarlo completamente con herramientas gratuitas, aunque hay archivos binarios precompilados de versiones estables.
Creo que HDL Analyzer y Netlist Architect (HANA) satisfacen mejor sus necesidades: enlace / Soporta casi la totalidad de las construcciones Verilog 1995-2001. Genera resultados en términos de puertas genéricas en formato Verilog. También puede especificar la biblioteca de tecnología que se asignará a. Tiene su propio formato de biblioteca.