Preguntas con etiqueta 'verilog'

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¿En qué se diferencia el diseño ASIC de la síntesis FPGA HDL?

He tenido algo de experiencia con conjuntos de herramientas FPGA / HDL como Xilinx ISE, Lattice Diamond, etc. El flujo de trabajo general es escribir Verilog / VHDL, simular, probar y luego programar el FPGA. He escuchado a un par de personas...
hecha 25.03.2012 - 10:07
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Implementaciones legibles y educativas de una CPU en un HDL

¿Puede recomendar una implementación legible y educativa de una CPU en VHDL o Verilog? Preferiblemente algo bien documentado. P.S. Sé que puedo ver opencores , pero estoy especialmente interesada en cosas que la gente realmente ha visto...
hecha 18.08.2010 - 01:46
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¿Puede un diseño FPGA ser en su mayoría (o completamente) asíncrono?

Tuvimos un curso muy corto de FPGA / Verilog en la universidad (hace 5 años), y siempre usábamos relojes en todas partes. Ahora estoy comenzando con los FPGA de nuevo como un pasatiempo, y no puedo dejar de preguntarme sobre esos relojes. ¿So...
hecha 07.12.2010 - 13:57
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IDE libre para VHDL y Verilog [cerrado]

Estoy interesado en aprender VHDL y Verilog. Me preguntaba si hay algún IDE gratuito para esos?     
hecha 26.12.2011 - 12:37
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¿Cómo aprendo HDL?

Tengo un curso de Diseño Digital en este semestre y me encanta. Ahora sé que la mayor parte del trabajo en sistemas embebidos y diseño digital se realiza primero en simuladores de computadora y luego se implementa con hardware. Así que me pregun...
hecha 14.07.2010 - 18:53
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¿Por qué son malos los cierres inferidos?

Mi compilador se queja de bloqueos inferidos en mis bucles combinatorios ( always @(*) , en Verilog). También me dijeron que los cierres inferidos deberían evitarse preferiblemente. ¿Qué es exactamente lo que está mal con los cierres in...
hecha 23.08.2012 - 19:45
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diferencia entre el bloqueo y la asignación sin bloqueo Verilog

Estaba leyendo esta página enlace cuando encontré lo siguiente:    Normalmente, tenemos que restablecer los flip-flops, por lo tanto, cada vez que el reloj realiza la transición de 0 a 1 (posición), verificamos si se restablece (restablecim...
hecha 24.11.2013 - 04:13
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¿Qué me haría elegir Verilog o VHDL en lugar de un diseño esquemático en CPLD o FPGA?

No tengo experiencia en lógica programable, uso principalmente microcontroladores en mis proyectos, pero recientemente tuve que trabajar con video y el microcontrolador es demasiado lento para lo que necesitaba, así que empecé a jugar con CPLD....
hecha 24.10.2014 - 01:08
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¿Cuál es la motivación para usar Verilog o VHDL sobre C?

Vengo de un fondo de programación y no me metí demasiado con el hardware o el firmware (a lo sumo un poco de electrónica y Arduino). ¿Cuál es la motivación de usar lenguajes de descripción de hardware (HDL) como Verilog y VHDL en lenguajes de...
hecha 10.10.2014 - 00:49
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¿Cómo se llama a este operador como “+:” en verilog?

Pasé por el caso de prueba de verilog y encontré una declaración assign XYZ = PQR_AR[44*8 +: 64]; ¿Por qué el operador "+:" se conoce como. Intenté encontrar esto en google pero no obtuve ninguna respuesta relevante.     
hecha 27.06.2013 - 14:43