Preguntas con etiqueta 'verilog'

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¿Relación entre el ciclo delta y la programación de eventos en la simulación de verilog?

Entiendo que en los estándares de Verilog / SystemVerilog hay diferentes regiones para la programación de eventos, por lo que imita el comportamiento del hardware concurrente. Pero, ¿cómo se relaciona esto con los ciclos delta que veo en los sim...
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asignación sin bloqueo no funciona como se esperaba en Verilog

Tengo un código Verilog muy simple y no parece funcionar como se esperaba: Aquí está mi código: always @ (posedge clk, negedge resetn) begin if (resetn == 1'b0) begin var <= 1'b0; end else begin if (valid == 1'b1) begin...
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Crea una instancia n veces un módulo dado

Como continuación de mi pregunta anterior , ¿hay alguna de manera, en Verilog, instanciar n veces un módulo dado, sin tener que usar n líneas diferentes: myModule instance1(); myModule instance2(); myModule instance3(); ... ¿...
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Flip-flop vs descripción combinatoria: ¿cuál es exactamente la diferencia?

Estaba revisando un diseño de referencia de la Wiki de Altera y encontré el siguiente código: always @* begin in_ready <= out_ready || ~out_valid; end Tengo entendido que tener un flip-flop como el que ayuda a obtener un tiempo más de...
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diferencia entre HVL y HDL

El lenguaje de descripción de hardware describe nuestro circuito, pero ¿qué hace el lenguaje de verificación de hardware? ¿Cómo se verifica el diseño?     
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¿Cómo se convierte el código de procedimiento en un circuito?

Con el código no procesal, el circuito digital que representa el código es relativamente obvio. Sin embargo, con el código de procedimiento, es difícil / imposible ver cómo se traduce en un circuito. El único método que conozco para convertir...
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Herramienta gratuita de linting para Verilog

¿Existe una herramienta de creación de líneas de código abierto para Verilog? He visto a un compañero de HDL y otros, pero todos vienen con una etiqueta de precio.     
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Principiante con fpga y problemas de tiempo

Me conseguí un panel de evaluación espartano-3an para aprender la programación de fpga y algo de verilog. Se tarda un poco en dejar de verlo en términos de un lenguaje de programación secuencial y comenzar a verlo en términos de conexiones entre...
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Simulación de asignaciones de bloqueo en siempre @ bloques

Al rastrear algunos resultados de simulación extraños, descubrí que el uso de las tareas de bloqueo en los bordes del reloj era el culpable. Más específicamente, diferentes simuladores parecen tratarlos de manera diferente. Toma el siguiente...
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Lista vacía de Net Vivado Design Suite

Estoy tratando con la síntesis de las fuentes de verilog utilizando la herramienta Vivado Design Suite 2013.3 por primera vez. El comportamiento de mi diseño es correcto según lo verificado por la simulación de la síntesis previa. Mi problema es...