Estoy compilando el código Verilog con el compilador Quartus II, y parece que casi todo el código se está optimizando. El "informe de compilación" dice que muchos de mis registros se eliminan durante la síntesis porque
Atascado en GND debi...
Me dijeron que la codificación 66b / 64b en 10Gb Ethernet (10GBASE-R) requiere una etapa de barril de un ciclo, que agrega un ciclo necesario a la latencia teórica del terminal.
La página de Wikipedia sobre desplazadores de barriles indica...
Intento hacer algo como esto:
always @ (negedge speed_dec or negedge speed_inc)
begin
do something
end
Esto no funciona, ya que la comprobación de 2 aristas negativas es muy exigente y da como resultado solo la comprobación del reloj....
Estoy trabajando en un circuito en Verilog para implementarlo en un CPLD. La salida del circuito impulsará un motor paso a paso. La entrada es un flujo de pulsos de una máquina.
Genero un pulso paso a paso cada X pulsos de husillo. No hay pro...
Antes de hacer la pregunta, he buscado en Google las ventajas de la codificación de estado de activación rápida en comparación con otras, como la codificación de estado gris y binario.
Pude entender las ventajas y desventajas de one-hot sobre...
No uso Verilog para nada serio, pero lo uso en mis clases, y estoy empezando a pensar que debo faltar algo sobre el atractivo de la descripción del hardware de comportamiento.
Cuando escribo Verilog siento que la descripción del comportamient...
Estoy viendo el componente de referencia de Digilent RS232 disponible en enlace para el Spartan 3E Kit de inicio. Comencé a armar un banco de pruebas, pero el código VHDL contiene un puerto 'inout'.
He estado buscando en el código del compo...
Estoy sintetizando algunas unidades de multiplicación en Verilog y me preguntaba si generalmente obtendrás mejores resultados en términos de ahorro de área / energía si implementas tu propia CSA utilizando Booth Encoding al realizar solicitudes...
Tengo un reloj rápido y un interruptor llamado "listo". Cuando se gira el interruptor (listo va ALTO), me gustaría que la salida pcEn produzca un pulso que dura solo un ciclo de reloj. pcEn solo emitirá otro pulso la próxima vez que esté listo H...
Tengo un banco de pruebas y módulos verilog. Quiero escribir la salida del banco de pruebas en un archivo anmed como output.txt. Mientras hago este trabajo, quiero usar $ monitor.
¿Es posible? En caso afirmativo, ¿puedes darme un pseudo códig...