Estoy bastante seguro de que he hecho algo como esto en C antes, donde tengo una variedad de opciones, pero solo una será verdadera en la compilación, y también me gustaría hacerlo para los simuladores de Verilog. Aunque no he encontrado nada al...
Estoy intentando obtener una salida de audio de la placa Atlys (usa el códec de audio LM4550). Obtuve el archivo core ac97_controller.v que genera la o / p serial para el códec. Toma las ranuras como entradas y las coloca en las tramas y las tra...
Tengo este programa simple ejecutándose en el Altera EPM240 que a veces no hace el incremento del contador.
reg trigger_state;
reg [7:0] trigger_count;
always @ (posedge clk)
begin
if (trigger != trigger_state) begin
trigger_state &...
Quiero generar una secuencia de bits aleatoria usando Verilog. es decir, la secuencia aleatoria de bits estaría compuesta de 1 y 0. ¿Puede alguien guiarme sobre cómo hacerlo? ¿Existe algo equivalente a rand () en C / C ++ en Verilog?
Actuali...
Tengo un FPGA (Xilinx Spartan 6) para el cual quiero realizar una prueba de tensión de la fuente de alimentación en "pasos" (por ejemplo, el FPGA se ejecuta en bucles de 1 segundo: vapor completo durante 900 ms, detenido durante 100 ms) para ver...
Hace unos días, cuando obtuve mi FPGA, creé un módulo para manejar mi pantalla de 7 segmentos. Usé solo asignaciones continuas para conducir los leds.
module set_number(input [3:0] x, output [6:0] seg);
assign seg = x == 0 ? 7'b1000000 :...
En mi diseño Verilog, tengo dos relojes de la misma frecuencia, pero de diferente fase. En este momento, mis restricciones de tiempo se ven así:
create_clock -name clk1 -period "150 MHz" [get_ports clk1]
create_clock -name clk2 -period "150 MH...
Ahora que voy a utilizar el PSoC 5 como mi microcontrolador de elección, me gustaría aprender Verilog para poder crear mis propios periféricos para él.
He pasado algún tiempo buscando en la web recursos de aprendizaje de Verilog (especialment...
Tengo un bloque de código (varios archivos) en Systemverilog. Estoy usando el flujo de herramientas Xilinx que no comprende SystemVerilog (una parte antigua). ¿Existe una herramienta (o un libro de reglas) que pueda usar para convertir SystemVer...