Puedo generar fácilmente un número aleatorio de 32 bits de ancho en Verilog usando $random . ¿Hay alguna forma de generar un número aleatorio de exactamente n bits (por ejemplo, n = 70 )?
Supongo que podría concatenar mucho...
Actualmente estoy involucrado en un proyecto universitario para implementar un procesador de un conjunto de instrucciones existente. La idea es que al final del proyecto pueda sintetizar este diseño y ejecutarlo en un FPGA. Todo va bien hasta ah...
Tengo el siguiente código Verilog que envía 8 bytes al puerto serie sucesivamente después de presionar un botón.
El problema es que los bytes se envían fuera de orden en cuanto a lo que yo esperaría.
Por ejemplo, si envío los bytes 0xDE, 0...
Estoy escribiendo un controlador FPGA en Verilog para un sensor de temperatura (hoja de datos disponible aquí ) . El protocolo de comunicación es SMBus, un primo cercano de I2C. Ahora que leo la hoja de datos, entiendo que la señal ACK se compo...
No sé si esto pertenece aquí o stackoverflow. Supongo que aquí, aunque verilog parece software, ¿en realidad describe conexiones de hardware?
Tengo una placa de evaluación Spartan-3AN y estoy tratando de implementar una interfaz de puerto rs2...
Tengo un divisor de reloj implementado de la siguiente manera:
module sync_out(
input clk, // This is the FPGA system clock
output reg sync // This is the generated sync signal to be tested
);
localparam
SYNC_OUT_CLO...
Toda mi experiencia pertenece a lenguajes de programación de propósito general, por ejemplo; c / c ++ etc. donde cada instrucción se ejecuta una tras otra pero parece que en VHDL / Verilog, todas las instrucciones se ejecutan a la vez (procesos...
Suponiendo que tengo estos dos códigos:
module wire_example( a, b, y);
input a, b;
output y;
wire a, b, y;
assign y = a & b;
endmodule
y el segundo es:
module reg_combo_example( a, b, y);
input a, b;
output y;
reg y;
wir...
Tengo un módulo parametrizado en verilog, donde los parámetros son una frecuencia de reloj y una frecuencia de actualización, que se utiliza para calcular cuántos ciclos de inactividad se insertan entre las instancias de una operación de repetic...
Lo que estoy intentando hacer es crear un controlador VGA a partir de un CPLD Lattice MachXO en Verilog.
El problema
Estoy intentando mostrar el color rojo con una resolución de 640x480 @ 60Hz usando un reloj interno de 25.175 MHz al CPL...