Preguntas con etiqueta 'verilog'

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Verilog: XOR todas las señales de vector juntas

Diga que me dieron un vector wire large_bus[63:0] de ancho 64. ¿Cómo puedo XORAR las señales individuales juntas sin escribirlas todas? assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large_bus[63] ? Estoy especialmente...
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¿Proyectos de Newbie en un FPGA?

Faltan dos semanas para completar mi primer curso de diseño de lógica digital para la universidad, y al parecer no va a haber un proyecto final, solo un tedioso examen final. Así que, como haría cualquier estudiante curioso, examiné qué son r...
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¿Hay "Patrones de diseño" para RTL sintetizable?

Para el software, el libro Design Patterns es un conjunto de patrones para hacer cosas comunes en el software y proporciona información a los profesionales del software. terminología común para describir algunos de los componentes que necesita...
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Cómo comparar dos números (redes, variables, constantes) en Verilog

Soy nuevo en Verilog y me gustaría aprender a comparar dos números. Por ejemplo, comparemos un parámetro o reg (digamos a) con el número 2 (2'b10). ¿Cómo se escribirá esto en Verilog?     
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Usando ambos bordes de un reloj

Estoy programando un Altera Cyclone IV usando Verilog y Quartus II. En mi diseño, me gustaría usar los dos bordes de un reloj para poder dividir el reloj por un factor impar con un ciclo de trabajo del 50%. Aquí hay un fragmento de mi código:...
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¿Cuál es la diferencia entre las pruebas y la verificación?

Todos los libros de texto que he visto explican en gran medida el hecho de que test y verification son dos diferentes conceptos Sin embargo, ninguno de ellos proporciona una distinción clara (o lo suficientemente clara para mí, por fin). P...
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Simuladores de VerilogA libres [cerrado]

Hay muchos simuladores gratuitos de SPICE y Verilog como LTSPICE o TINA o incluso WinSPICE. También hay varios simuladores Verilog también. Sin embargo, estoy buscando simuladores de VerilogA gratis. ¿Alguien sabe uno?     
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cuál es el significado del símbolo de tubería "|" delante de una variable

Estoy analizando un código verilog y encontré algo como wire z = |a & b; mientras que a la vez, el código se comporta igual que wire z = a & b; así que me preguntaba cuál es el significado del símbolo | (pipe)? ¿Tiene al...
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¿Herramientas genéricas de síntesis de Verilog gratuitas?

¿Existen herramientas de síntesis gratuitas o de código abierto disponibles que puedan convertir Verilog RTL en una red de puerta genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fue...
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diferencia entre RTL y verilog de comportamiento

¿Puede alguien decirme cuál es la diferencia entre RTL y el código de Verilog de comportamiento? ¿Existe una demarcación clara entre los diseños en estos dos niveles?