Faltan dos semanas para completar mi primer curso de diseño de lógica digital para la universidad, y al parecer no va a haber un proyecto final, solo un tedioso examen final.
Así que, como haría cualquier estudiante curioso, examiné qué son r...
Para el software, el libro Design Patterns es un conjunto de patrones para hacer cosas comunes en el software y proporciona información a los profesionales del software. terminología común para describir algunos de los componentes que necesita...
Soy nuevo en Verilog y me gustaría aprender a comparar dos números. Por ejemplo, comparemos un parámetro o reg (digamos a) con el número 2 (2'b10). ¿Cómo se escribirá esto en Verilog?
Estoy programando un Altera Cyclone IV usando Verilog y Quartus II. En mi diseño, me gustaría usar los dos bordes de un reloj para poder dividir el reloj por un factor impar con un ciclo de trabajo del 50%. Aquí hay un fragmento de mi código:...
Todos los libros de texto que he visto explican en gran medida el hecho de que test y verification son dos diferentes conceptos Sin embargo, ninguno de ellos proporciona una distinción clara (o lo suficientemente clara para mí, por fin).
P...
Hay muchos simuladores gratuitos de SPICE y Verilog como LTSPICE o TINA o incluso WinSPICE. También hay varios simuladores Verilog también. Sin embargo, estoy buscando simuladores de VerilogA gratis. ¿Alguien sabe uno?
Estoy analizando un código verilog y encontré algo como
wire z = |a & b;
mientras que a la vez, el código se comporta igual que
wire z = a & b;
así que me preguntaba cuál es el significado del símbolo | (pipe)? ¿Tiene al...
¿Existen herramientas de síntesis gratuitas o de código abierto disponibles que puedan convertir Verilog RTL en una red de puerta genérica? (compuesto de genéricos NAND, NOR, XOR, D-flops / registros, etc. No se requiere optimización). Si no fue...
¿Puede alguien decirme cuál es la diferencia entre RTL y el código de Verilog de comportamiento? ¿Existe una demarcación clara entre los diseños en estos dos niveles?