Estoy creando un SoC con mi propio soft-core, y quiero que la gente pueda reconstruirlo fácilmente utilizando las herramientas de línea de comandos de Xilinx webpack. Estoy usando el Wizard de coregen para crear un módulo de reloj, pero la salid...
He utilizado Verilog para desarrollar RTL de circuitos digitales sintetizables, y recientemente he estado usando Verilator para ejecutar simulaciones de estos. Mi comprensión de la semántica de Verilog, por lo tanto, se basa en cómo funciona...
¿Eso creará un pestillo?
always @ (posedge clk) begin
if (enable) begin
myvar1[63:0] <= some value;
myvar2[63:0] <=some value2;
myvar3[63:0] <= value3;
end else begin
myvar1[63:0] <=othervalue
end
end
¿Debería to...
Tenemos dos tipos de bloques de procedimiento en verilog: initial y always block.
Las sentencias dentro de estos bloques se ejecutan secuencialmente. ¿Eso afecta el tiempo de estas señales? Por ejemplo, en el siguiente código:
in...
Tengo un módulo Verilog para el cual quiero verificar su sincronización de forma aislada con respecto al resto del sistema. El problema es que el FPGA tiene un número limitado de pines físicos, y mi módulo tiene más bits de entrada que pines fís...
Estoy intentando generar una puerta de entrada múltiple para la cual se pueden seleccionar las entradas cuando se elabora el diseño.
Déjame dar un ejemplo para (con suerte) aclarar esto:
module selectable_xor(input [7:0] in, output out);
p...
Tengo un archivo de texto llamado "Hex_data.txt". Quiero cargar el contenido de Hex_data.txt en una RAM de nombre variable en verilog. Cuando intento esto, aparece un error que indica que no se puede encontrar el archivo de texto. ¿De dónde se c...
No soy nuevo en arquitectura de computadoras, pero solo tengo experiencia académica con la implementación de microarquitecturas.
He escuchado y leído esto muchas veces, pero nunca me molesté en comprender la afirmación: Algunas instrucciones...
Quiero definir un módulo add que tenga un parámetro modificado en mi declaración de la nueva instancia, pero no va bien.
Está en Verilog. Quiero definir una instancia de este módulo:
module add #(parameter wd=1) (input wire [wd-1:0]...