Configurando pines FPGA como virtuales

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Tengo un módulo Verilog para el cual quiero verificar su sincronización de forma aislada con respecto al resto del sistema. El problema es que el FPGA tiene un número limitado de pines físicos, y mi módulo tiene más bits de entrada que pines físicos, por lo que el Quartus II no puede compilarse (el instalador se queja porque el FPGA no tiene suficientes pines).

Según tengo entendido, para hacer feliz a Quartus II, necesito algunos pines de entrada de mi módulo como virtuales. Estas son las restricciones en mi .sdc que he intentado: 

set_input_delay -clock clk_i 0 [large_bus]
set_instance_assignment -name VIRTUAL_PIN ON -to large_bus

Incluso con esas restricciones, Quartus II todavía se queja. ¿Cómo puedo hacer una "síntesis ficticia" de mi módulo Verilog para verificar el tiempo?

    
pregunta Randomblue

3 respuestas

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Altera admite IO virtual y para que funcione, debe asignarles la propiedad VIRTUAL_IO (como lo ha hecho), pero si estos pines están conectados a cualquier señal en su diseño, ya no funcionará.

Visite este sitio web que describe los pasos necesarios para que esto funcione:

Declaración de pines virtuales en Quartus

    
respondido por el FarhadA
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Altera tiene un buen ejemplo en su sitio web con un script que hará que todos los pines sean virtuales. Lo uso mucho en un sistema complejo con muchos módulos para la estimación de la temporización del subsistema.

enlace

    
respondido por el trondd
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La forma en que he hecho esto en el pasado es hacer una envoltura con un pin individual y un pin único, junto con el reloj y los pines de reinicio.

Luego conecte un registro de desplazamiento grande hasta el pin de entrada, y conecte las entradas reales de su módulo a los bits de ese registro de desplazamiento. Haga lo mismo con sus salidas y un registro de cambio de salida.

De esa manera, solo necesita 4 pines: la funcionalidad de su diseño no será correcta, pero puede obtener información de tiempo.

    
respondido por el Martin Thompson

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