Estoy creando un SoC con mi propio soft-core, y quiero que la gente pueda reconstruirlo fácilmente utilizando las herramientas de línea de comandos de Xilinx webpack. Estoy usando el Wizard de coregen para crear un módulo de reloj, pero la salida de coregen no parece ser redistribuible (la fuente de verilog resultante afirma ser información confidencial y patentada de Xilinx, quien se reserva todos los derechos y no otorga específicamente el derecho para redistribuir AFAICT).
¿Hay alguna receta de línea de comandos / Makefile para obtener resultados similares de coregen que pueda redistribuir a mis usuarios?
enlace , por cierto.