Preguntas con etiqueta 'verilog'

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Verilog: $ se muestra con _ separador

En Verilog, uno puede usar convenientemente _ en cualquier lugar en literales binarios y hexadecimales. Por ejemplo, 8b0101_0011 y 32'hAEBB_23AF son literales válidos. ¿Es posible que $display haga algo similar? Es...
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Verilog - El nombre es opcional al crear instancias de puertas primitivas

¿Por qué el nombre es opcional al crear instancias primitivas? ¿Puertas, pero no opcionales cuando los módulos definidos son instanciados? EDITAR (EJEMPLOS) // Instantiate primitive gates xor (S, x, y); and (C, x, y); endmodule vs // I...
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Cómo cablear buses de salida juntos

Diga que crea una instancia de un número de instancias parametrizadas en una matriz y cada una de estas instancias produce un valor de salida de 8 bits si se selecciona. ¿Cuál sería la mejor manera de conectar estas salidas? Actualmente utili...
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¿Por qué no se pueden asignar registros a múltiples bloques siempre en un Verilog sintetizable?

La respuesta aceptada a esta pregunta señala que "cada variable reg solo se puede asignar en como máximo una declaración always ". Está claro que en muchos casos, no tiene sentido asignar un reg a varios bloques always...
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¿Cómo hago uso de los multiplicadores para generar un sumador simple?

Estoy tratando de sintetizar un circuito de Altera usando la menor cantidad posible de elementos lógicos. Además, los multiplicadores integrados no cuentan en contra de los elementos lógicos, por lo que debería estar usándolos. Hasta ahora el ci...
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¿Cuál es la diferencia entre la matriz escalar y la matriz vectorial?

Primera pregunta Ya sea que declaremos la matriz como escalar o vector, podemos acceder a cada elemento bit a bit. Por ejemplo, podemos declarar dos matrices a continuación. reg scalar_array[0:9]; reg [0:9] vector_array; always @* begi...
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cómo implementar una pantalla estéreo de bajo número de pines (FPGA)

Necesito diseñar un par TX / RX que funcione como un HDMI 1.4 3D, para un HUD propietario. Las señales de origen son 2 salidas TFT distintas en RGB, y los receptores también son dos OLED separados, y un audio estéreo también debe transferirse en...
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Cómo deshacerse de la advertencia "ADVERTENCIA: PhysDesignRules: 367 - La señal IBUF está incompleta".

Estoy trabajando en una implementación simple de neuronas en un kit de inicio de Xilinx Spartan-3E y obtengo la advertencia del tema. ¿Alguien me puede explicar por qué estoy recibiendo este error? Mi código: module NeuronMdl #(parameter NU...
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comparador de árbol de 109 bits con generar y para bucle

Estoy intentando escribir código Verilog para un comparador de árbol de 109 bits, pero todavía soy nuevo en el ciclo de generación. He escrito algún código hasta ahora, pero no estoy seguro de si esto funcionará o si puedo usar matrices 2...
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Ingeniería inversa de la secuencia de programación del fabricante de un FPGA

A pesar de que la IP tiende a facilitar las cosas, me gustaría encontrar información sobre los protocolos e interfaces haciendo todo por mí mismo (entiendo la dificultad de la tarea y tengo recursos para ayudarme como profesores y libros). Por l...