¿Por qué no se pueden asignar registros a múltiples bloques siempre en un Verilog sintetizable?

  

Por ejemplo, ¿qué sucede si se asigna un mismo registro a siempre @ (posedge clk1), siempre @ (posedge clk2) donde clk1, clk2 nunca se repite al mismo tiempo? No habría condición de raza.

El caso que mencionas no será sintetizable. El flip-flop que implementa el reg solo se puede sincronizar desde uno fuente.

Como nota aparte, me gustaría aclarar que la regla de que reg s tiene afinidad con los bloques always afecta a la capacidad de síntesis, no a la validez. El simulador de software manejará asignaciones de diferentes bloques always sin ningún problema.

Aunque es posible que sepa que dos flancos de reloj nunca llegarán simultáneamente, el sintetizador no puede asumir eso. Es posible construir un circuito de costo razonable que trabe D1 en el borde ascendente de C1 y D2 en el borde ascendente de C2, siempre que los bordes ascendentes de C1 y C2 estén siempre suficientemente separados. Por otro lado, un par de bloques "siempre" indicaría que un circuito de este tipo también debería correctamente y sin fallos, manejar el caso en el que el pestillo comience a funcionar bajo, D1 y D2 son ambos altos, y C1 y C2 llegan en secuencia arbitraria, Con el tiempo arbitrario entre ellos. Incluso si un sintetizador pudiera generar tal cosa, el costo del circuito sería más del doble de lo que se necesitaría para manejar el caso en el que C1 y C2 siempre están separados.