Preguntas con etiqueta 'verilog'

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¿Es correcto inicializar un registro en verilog y aplicar la condición con el valor inicial de reg en Verilog?

Tengo una pequeña duda relacionada con la condición de inicialización en Verilog. Como en una declaración dada: module rf(out1,ack,en,a,f,c,d,e,clka); input [7:0] a,f,c,d,e; input clka, en; output reg [7:0] out1; output reg ack; reg[...
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¿Cuál es el mecanismo detrás de los registros RO o WO y WR?

En los sistemas incrustados, solo tiene registros de solo lectura y de escritura. ¿Cómo se distinguen los dos tipos en el netlist producido? ¿Cómo se construye un flop en el que solo puedes escribir y no leer?     
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Mux de 32 vías produce problemas de tiempo horribles

Estoy codificando un mux de 32 vías en verilog. La entrada es un contador que cuenta de 0 a 31, incrementando cada ciclo de reloj. Cada valor de contador selecciona una porción diferente de un vector como salida. En mi proceso de máquina d...
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¿para qué se utiliza BUFGP?

Estoy intentando hacer un código verilog para mi clase y encontré BUFGP. Después de investigar un poco, solo encontré que es un amortiguador para conducir relojes. ¿Alguien puede explicarme esto? Por ejemplo, tengo la siguiente línea de código e...
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recomendación para aprender verilog

Para aprender a verilog, ¿alguien puede recomendar alguna página web o libro? Nunca antes había visto un lenguaje de este tipo, por lo que recomiendo que sea para principiantes.     
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Visualizador de "vista física" FPGA con simulación Verilog

Encuentro que la 'Vista física' provista con la mayoría de las herramientas FPGA es fascinante para un diseño complejo. Decenas de miles de cajas de interruptores, LUT, pestillos y multiplexores, todos configurados desde el HDL. Sería genial com...
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¿Puedo usar el sincronizador de 2 Flop para migrar un pulso de un dominio de reloj a otro siempre que la fase de los relojes cambie de fase pero sea de la misma frecuencia?

Quiero migrar esta señal de CLKA a CLKB. Las frecuencias de ambos relojes son iguales pero están fuera de fase. ¿Se puede usar el sincronizador 2-Flop para esto? Tenga en cuenta que la señal puede ser baja / alta para un ciclo de relo...
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¿Cuándo debo usar negedge en una señal de reloj?

Estaba leyendo sobre block ram y encontré la siguiente publicación. Observo aquí que quien haya escrito el código está usando negedge en la señal del reloj. Hasta ahora, casi todos los ejemplos que he visto de verilog utilizan el uso de señales...
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¿cómo restablecer una matriz de memoria en verilog?

Tengo una memoria como esta: reg [7:0] memory [1023:0] ¿Cómo debo usar un for-loop para restablecer la memoria en verilog? Por favor dame el codigo Por ejemplo, si reset==0 , ¿cómo puedo restablecerlo?     
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¿Cómo puedo pasar un valor de 10 bits a un módulo que necesita una entrada de 12 bits en verilog?

Tengo un módulo declarado como: module bin2BCD( input [11:0] bin12_in], output reg [3:0] thousands, output reg [3:0] hundreds, output reg [3:0] tens, output reg [3:0] ones, ); Tengo otro módulo que genera una salida bina...