Estoy escribiendo un controlador Verilog para un sensor de temperatura simple conectado a un FPGA. (La hoja de datos del sensor de temperatura está disponible aquí .) Las comunicaciones ocurren a través de un pin, el sda Pin, donde el es...
He visto el código de Verilog que se parece a lo siguiente:
...
reg [9:0] count;
always @ (posedge clk)
count <= count + 1
if (count == 10'b1000) begin
...
end
...
end
Me pregunto cómo se comporta esto realmente; ¿...
Tengo un proyecto donde puedo necesitar una memoria RAM de búsqueda de 128 KB. Tengo 1 puerto de escritura que escribe los valores de búsqueda al inicio de la aplicación. Tendré más de 2 puertos de lectura (asumo 4). No quiero replicar la memori...
Me ha costado mucho entender la diferencia entre bloquear y no bloquear las asignaciones en Verilog. Quiero decir, entiendo la diferencia conceptual entre los dos, pero estoy realmente perdido cuando se trata de la implementación.
Me referí a...
Para el pulso usamos el Sincronizador de pulso y para la Señal de nivel usamos el sincronizador de 2 flop, pero ¿qué pasa si la señal puede ser de comportamiento de pulso o nivel? ¿Hay alguna forma de sincronizar eso?
EDIT:
Después de la re...
Por ahora, estoy enviando bytes desde FPGA (verilog) a serie a 115200 bps .
Me gustaría enviar a una velocidad mayor y conectarme a un módulo Bluetooth (RN42).
Interfaces de conexión de datos UART (SPP o HCI) y USB (solo HCI).
Tasas de...
Mi profesor miró este código durante unos buenos 10 minutos, pero no pudo encontrar el problema. Entonces, espero que un par de ojos nuevos vean algo que ambos extrañamos. Como siempre, estaré agradecido por cualquier sugerencia que pueda propor...
Por lo tanto, actualmente estoy enfrentando un problema en el que romper; ¿Las declaraciones no están permitidas en verilog? ¿Hay alguna alternativa a esto? He intentado deshabilitar block_to_disable, pero eso no resolvió nada. ¿Es posible que h...
Recientemente, he estado realizando algunos diseños de nivel principiante a nivel más bajo, desde el inicio hasta la codificación HDL en verilog. Pensé que el diseño basado en FSM, ya sea Mealy o Moore, es la única opción the . Sin embargo, al t...
Este es mi código para un multiplexor simple de 2-1 8 bits, donde SW[17] es mi selector.
Si está activado, muestra Y = SW[15:8] , si está desactivado, muestra X = SW[7:0] .
module part2 (SW, LEDR, LEDG);
input [17:0]...