Recientemente, he estado realizando algunos diseños de nivel principiante a nivel más bajo, desde el inicio hasta la codificación HDL en verilog. Pensé que el diseño basado en FSM, ya sea Mealy o Moore, es la única opción the . Sin embargo, al traducir el diseño en verilog HDL, tuve muchos problemas. Muchas veces, el diseño simplemente no funcionaría como debería debido a problemas relacionados con la sincronización. Además, tomó una buena cantidad de esfuerzos de escritura también.
Contrariamente a este enfoque, me tomó bastante menos tiempo y esfuerzo seguir un enfoque sin estado para los mismos diseños, y produjo resultados. Pero quizás esto podría deberse a que mis diseños no son demasiado grandes en esta etapa.
Entonces, ¿cómo decide si usar un modelo FSM basado en el estado o un modelo sin estado en el diseño?
¿Hay algún patrón al seguir algún enfoque? ¿O tal vez algún grupo específico de problemas que deberían resolverse solo mediante un enfoque basado en el estado?
Por diseño sin estado, me refiero a crear / conectar módulos ya diseñados, junto con un poco de lógica nueva. No se puede decir del modelo estructural, se puede decir una combinación de modelo estructural y de comportamiento.
No estoy preguntando sobre los pros y los contras de Mealy vs Moore.
Gracias