He escrito un código verilog y la simulación RTL está funcionando bien. Después de esto, sinteticé el diseño utilizando la herramienta XST en Xilinx ISE 13.2. La simulación post-síntesis está mostrando algunos resultados inesperados. No sé qué s...
Estoy a punto de escribir una pila TCP / IP en Verilog. Pensé que esto era algo relativamente común y que las implementaciones estarían fácilmente disponibles en línea.
La búsqueda obvia de Google para una implementación de TCP / IP en Verilo...
Este documento explica las diversas características de los bloques de memoria de Altera Cyclone IV (conocido como "M9K").
Sin embargo, no se menciona cómo estos módulos deben ser instanciados en Verilog. ¿Dónde puedo encontrar la documentac...
En mi diseño Verilog, tengo dos relojes asíncronos, clk1 y clk2 . Asociado a cada reloj hay un montón de entradas y salidas.
En este momento, mi compilador (Quartus II) no se queja cuando mezclo señales de E / S asociadas con...
En mi escuela tenemos la Sinopsis "design_vision" en los laboratorios de computación. No sé cómo usar ninguna de las funciones, así que para mí es solo una herramienta de dibujo esquemático.
Por curiosidad, codifiqué a mano un verificador de...
Tengo un wire al que asigno una expresión compleja del lado derecho con muchas operaciones a nivel de bits. Esta expresión del lado derecho se está volviendo rápidamente larga y difícil de mantener.
¿Hay alguna manera de reemplazar las...
¿Cómo se sintetizará esta línea Verilog?
data = (s == 0) ? bus0 : 16’hz
El problema es que si uso mux / buffer no pondrá Z si s!=0 porque la salida de mux / buf es x (no definida) si la entrada es z.
Estoy usando el lenguaje Verilog y Zedboard como un tablero de destino.
Por lo que sé, el bucle for se puede sintetizar, y la herramienta de síntesis traduce el bucle for como una secuencia de instrucciones duplicadas, como el desenrollado de...