En mi diseño Verilog, tengo dos relojes asíncronos, clk1
y clk2
. Asociado a cada reloj hay un montón de entradas y salidas.
En este momento, mi compilador (Quartus II) no se queja cuando mezclo señales de E / S asociadas con clk1
con señales de E / S asociadas con clk2
. Esto es malo porque las señales deben sincronizarse al cruzar dominios de reloj.
¿Cuál es la mejor manera de restringir las señales de E / S a un reloj asociado? He visto los comandos de SDC set_input_delay
y set_output_delay
, pero he establecido todos los retrasos en 0
y me temo que esta podría ser la forma incorrecta de hacerlo.