Agrupar señales de entrada y salida con el reloj correspondiente

3

En mi diseño Verilog, tengo dos relojes asíncronos, clk1 y clk2 . Asociado a cada reloj hay un montón de entradas y salidas.

En este momento, mi compilador (Quartus II) no se queja cuando mezclo señales de E / S asociadas con clk1 con señales de E / S asociadas con clk2 . Esto es malo porque las señales deben sincronizarse al cruzar dominios de reloj.

¿Cuál es la mejor manera de restringir las señales de E / S a un reloj asociado? He visto los comandos de SDC set_input_delay y set_output_delay , pero he establecido todos los retrasos en 0 y me temo que esta podría ser la forma incorrecta de hacerlo.

    
pregunta Randomblue

1 respuesta

4

No es un 'error' muestrear datos de un dominio de reloj en otro. Quartus no evitará que lo hagas en la etapa de entrada / síntesis de diseño. Cuando más tarde ejecute el análisis de tiempo con quartus_sta encontrará que la ruta de registro entre los dos relojes (si es realmente diferente) no puede hacer tiempo.

Está ejecutando el análisis de tiempo, ¿verdad?

    
respondido por el shuckc

Lea otras preguntas en las etiquetas