No entiendo cómo se puede utilizar FPGA para acelerar un algoritmo. Actualmente estoy ejecutando un algoritmo de tiempo real que consume mucho tiempo en una computadora portátil de cuatro núcleos para que se puedan hacer cuatro cálculos en paral...
Ejecuto Altera Quartus, y estoy usando el analizador lógico SignalTap en un Max 10 FPGA. La compilación demora diez minutos, y cada vez que me gustaría agregar una señal a SignalTap, tengo que volver a compilar. El botón de recompilación rápida...
En la documentación FPGA de Altera, hacen referencia a una funcionalidad de "extracción débil de E / S".
Me gustaría usar un pull up interno débil en lugar de pullups externos, evitando una modificación de PCB.
Parece que es posible activa...
En Quartus II, la función lpm_divide estándar tiene un parámetro PIPELINE_DELAY . El valor predeterminado es floor(WIDTH_Q div 2) , donde WIDTH_Q := ancho del cociente en bits.
Tengo curiosidad por saber por qué este es un...
Estoy evaluando este código a continuación.
Pero vi que la salida lógica de la RTL y el Visor de mapas tecnológicos son diferentes.
Yo uso Quartus Prime Elite Edition.
¿Me estoy perdiendo algo?
esta es la tabla de verdad...
En mi diseño Verilog, tengo dos relojes asíncronos, clk1 y clk2 . Asociado a cada reloj hay un montón de entradas y salidas.
En este momento, mi compilador (Quartus II) no se queja cuando mezclo señales de E / S asociadas con...
Estoy intentando programar un Cyclone II. Compré aquí utilizando Quartus II 13.0sp1 en Arch Linux. Estoy tratando de programarlo con un programa Verilog muy simple con tres entradas y dos salidas y algunas funciones lógicas simples. Seleccioné...
Estoy usando Quartus II para compilar mi diseño de Verilog, y estoy trabajando para restringir adecuadamente mis señales.
Sé cómo restringir los relojes, por ejemplo:
create_clock -name clk_i -period "157 MHz" [get_ports clk_i]
También s...
¿Cuál es el significado de la siguiente advertencia (presentada por Quartus)?
Warning (10445): VHDL Subtype or Type Declaration warning at someFile.vhd(32): subtype or type has null range
La línea de código ofensiva es:
-- Drive unused l...
Los diseños FPGA pueden contener RTL junto con bloques IP. Estos bloques de IP probablemente serán del proveedor del FPGA. Los ejemplos de dichos bloques de IP son la creación de instancias de FIFO de reloj dual, bloques matemáticos de punto flo...