Editar: es algo con el módulo simulate_camera_output que no le gusta a Modelsim. Probado con un módulo de prueba simple y funciona bien.
Buscando una manera de obtener un registro de compilación de Modelsim.
'timescale 1ps / 1ps
mo...
En Quartus Prime (17.0) se demora bastante en generar un flujo de bits en mi computadora.
Para generar el rbf para cycloneV, con el controlador DDR3 y el serializador / deserializador en diseño, toma aproximadamente 12 minutos cada vez que modif...
Estoy usando un Altera Cyclone V DE1-SoC para un proyecto de procesamiento de imágenes y para poder hacer el "procesamiento" en el FPGA, pensé que probablemente necesitaba almacenar primero los datos de la imagen en el FPGA. Así que seguí adelan...
He hecho un diseño simple en Quartus Prime, en código verilog, sin usar megawizard, pero accediendo directamente a los pines de la SDRAM. Estoy guardando números binarios de 2 x 16 bits en 3 de los 4 bancos de la SDRAM.
He descargado el diseñ...
Estoy trabajando a través del Quartus Prime Introducción utilizando diagramas esquemáticos tutorial para Quartus Prime Lite 16. (Estoy usando la versión 16.0.2 en Windows.) Como tengo una placa DE1-SoC, especificé esa placa y el dispositivo co...
Estoy buscando crear un bloque esquemático a partir de un archivo vhdl en el software Altera'a Quartus.
He estado usando File- > Create / Update- > Create Symbol Files para el archivo actual
El archivo se compila correctamente y reci...
He intentado Quartus 16.0 y 14.1.
Ambos generan un sistema Nios II que se ve muy mal, como se muestra en la siguiente figura.
¿Hayalgunamaneradequeseveamejorcomolaversiónanterior,comosemuestraacontinuación?
Soy nuevo en diseño digital, y recientemente compré una placa de desarrollo Bemicro MAX10 FPGA para ayudarme a mojarme los pies. Estoy tratando de aprender VHDL, y he descargado algunos archivos PDF para comenzar. El circuito que estoy tratando...
Estoy intentando tomar el resultado de un módulo y asignarlo a una entrada de otro módulo, sin embargo, sigo recibiendo un error sobre la declaración de tipos de red. Siento que me estoy perdiendo parte de las reglas de sintaxis aquí, pero no he...
No puedo encontrar ninguna fuente para este error, ¡alguna ayuda muy apreciada!
Error: Error (12004): Port "a" does not exist in primitive "tff" of instance "t1"
module part1(SW);
input [0:9] SW;
wire q1;
tff t1(.t(SW[2]), .cl...