Estoy utilizando Quartus Prime 16.0.2 para dibujar un diagrama de bloques. Conecto diferentes componentes con el conector de nodo (en el cuadro rojo a continuación):
No me queda claro por qué a veces aparece un punto conector y otras no...
Tengo un simple componente de divisor de reloj basado en registro que puedo ingresar cuando no tengo un PLL de repuesto:
library IEEE;
use IEEE.std_logic_1164.ALL;
use IEEE.numeric_std.ALL;
entity div128 is
port(
inclk0 : in std_...
Los PLLs son bloques duros en silicio. Están conectados a pines específicos para su entrada de reloj y manejan pines específicos para la salida de reloj. Es posible que escojamos un pin "no dedicado" para la entrada / salida de reloj del PLL. Cu...
Estoy intentando conectar la placa Altera Stratix 4 con mi PC en la cual Quartus 11.0 está instalado. Pero mi PC no está detectando la conexión USB JTAG desde la placa.
Lo que supongo es que este problema se debe a que los controladores no so...
En ModelSim, puedo hacer clic en compilar y ModelSim lo compilará rápidamente, alrededor de 1 o 2 segundos.
Pero en Quartus Prime, necesito ejecutar Analysis & Elaboración o Análisis & Síntesis que se ejecuta durante más de 40 segundo...
Estoy diseñando un circuito que usa Simulink para generar VHDL para ser quemado en un FPGA.
El modelo de Simulink funciona bien en Simulink, sin embargo, cuando intento compilar el código VHDL utilizando Quartus II, aparece el siguiente error:...
quiero hacer un contador que aumente por el valor de sus entradas, pero hice el banco de pruebas y la salida es indeterminada, xxxx.
¿Puede alguien decirme si hay algún error en este código?
//Count
module count(clk,
rst, val, coin...
Estoy utilizando Quartus Prime Lite Edition 16.02 y estoy tratando de corregir las asignaciones de pines desordenadas para un proyecto simple con un solo archivo de registro de datos:
module mux4( input a, b, c, d,
input [1:0] se...
Actualmente estoy intentando implementar un módulo simple SPI Master en Verilog utilizando Quartus Prime Lite V15.1.0 Build 185 para compilación y Simulation Waveform Editor como mi herramienta de simulación. El módulo ha sido diseñado para func...
Estoy intentando asignar un bus paralelo de 12 bits a un registro de 12 bits. He reducido el problema a esta asignación literal pero, al igual que en el caso anterior, solo se escribe el primer bit en cualquier cosa cuando compruebo la salida. H...