Estoy utilizando el planificador de pines de Quartus II para colocar mis señales de E / S en mis pines del Cyclone IV. Estoy atascado en el siguiente error de ajuste:
Error (169029): El pin adc0_in [0] es incompatible con el banco de E / S...
He hecho un registro de instrucciones de 1 byte en VHDL. En lugar de tener una salida de 1 byte, he creado una salida de nibble superior y una salida de nibble inferior. La salida de nibble inferior es especial porque utiliza un búfer de tres es...
Tengo lo siguiente en un diseño de verilog dirigido a un CPLD altera (actualmente dirigido a EPM240, aunque el dispositivo de destino no está escrito en piedra):
always @(posedge clk)
if (we)
begin
case (rw_sel)
3'd0...
Después de una revisión de la placa MAX10. Al programar el MAX10 con .pof, la placa MAX10 no se inicia cuando se enciende o después de que se completa la programación de .pof. Sin embargo, el funcionamiento normal se logra al programar .sof....
Quiero cambiar las formas y cambiar el tamaño de los bloques / símbolos para que el esquema sea más ordenado. Por ejemplo, quiero hacer que mis multiplexores tengan la forma de un trapecio (como los dibujados comúnmente en papel) y hacerlos más...
quiero hacer un contador que aumente por el valor de sus entradas, pero hice el banco de pruebas y la salida no está determinada, xxxx.
¿Puede alguien decirme si hay algún error en este código?
//Count
module count(clk,
rst, val, coin...
Estoy intentando generar un sistema que incluya HPS (Hard Processor System) del Cyclone V SoC en Quartus Prime Qsys. En la etapa "Generar HDL" obtuve los siguientes errores. No espero que se analicen todos los códigos de error, pero los puse aqu...
Estoy intentando implementar la cadena de transporte con Cyclone IV FPGA. Usaré la cadena de acarreo como línea de retardo, de modo que aquí hay una explicación rápida de mi programa: cuando la señal de entrada "cin" pasa a nivel alto, la señal...
Comenzando con los FPGA y con un problema de síntesis.
Básicamente, el circuito que estoy diseñando está saliendo con 0 unidades lógicas y 0 para todos los recursos excepto para la asignación de pines. El código se compila (con algunas advert...
Soy un EE mayormente analógico que está tratando de configurar un kit de desarrollo de fpga (terasic de0-nano) para girar los bits de control en algunas partes de control de pulso para las que estoy haciendo una placa de evaluación. Estoy usando...