Síntesis de FPGA = 0 LE (Altera Quartus II)

Question

Síntesis de FPGA = 0 LE (Altera Quartus II)

#1 de Brian Drummond (7 votos)
#2 de twinkle (3 votos)

0

Comenzando con los FPGA y con un problema de síntesis.

Básicamente, el circuito que estoy diseñando está saliendo con 0 unidades lógicas y 0 para todos los recursos excepto para la asignación de pines. El código se compila (con algunas advertencias) y parece estar bien, pero cuando se trata de ajuste / colocación, no aparece nada.

El circuito es puramente combinado, asíncrono y no tiene reloj.

He probado algunos circuitos simples de ejemplo como flipflops y funcionan bien.

¿Alguien sabe por qué / escenarios / casos donde la síntesis de FPGA en Quartus da 0 LE?

Gracias.

fpga quartus intel-fpga quartus-ii

pregunta nehz

2 respuestas

3

usted verifica las advertencias cuando está compilando su código. La mayoría de los problemas de síntesis se pueden resolver si corrige esas advertencias.

respondido por el twinkle

Lea otras preguntas en las etiquetas fpga quartus intel-fpga quartus-ii

¿Combinar dos transformadores separados duplica el voltaje? ¿Mi dispositivo está quemado? [cerrado]

score 7 · Accepted Answer

Sin el código, solo puedes esperar consejos generales.

Sin embargo, el escenario más probable es que las salidas no dependen realmente de las entradas, por lo que la optimización elimina toda la lógica entre ellas y cablea las salidas a '1', '0' o 'Z'.

Esto puede deberse a menudo a un error en su lógica, o a un reflejo del hecho de que está probando un diseño incompleto, y las partes faltantes contienen una lógica que evitaría que la optimización elimine lo que ha hecho hasta ahora.

Síntesis de FPGA = 0 LE (Altera Quartus II)

Publicaciones recientes del blog

2 respuestas