Counter in verilog

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Counter in verilog

#1 de andre_teprom (1 votos)
#2 de Sean Houlihane (0 votos)

1

quiero hacer un contador que aumente por el valor de sus entradas, pero hice el banco de pruebas y la salida no está determinada, xxxx. ¿Puede alguien decirme si hay algún error en este código?

    //Count

 module count(clk, 

 rst, val, coin


 );
//Declaración entradas y salidas

 input  clk, rst;
 input  [3:0] coin;
 output [3:0] val;

 reg [3:0] val;  
 reg [3:0] nval; 


 always @(posedge clk, negedge rst)
      if(rst == 0) val <= 4'b0000;
      else val <= nval;

    always @(val)
      nval <= val + coin ;
  endmodule

hdl verilog clock quartus counter

pregunta Mel J

2 respuestas

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score 1 · Answer 1

1

No está asignando un valor inicial a nval en ningún lugar, por lo que todos los demás valores dependen de esto, por lo que val no está determinado.

respondido por el andre_teprom

score 0 · Answer 2

Es difícil estar seguro sin probar que no hay nada más, pero creo que es esto

always @(val)
   nval <= val + coin ;

Como una asignación no = de bloqueo, posiblemente tomará el valor antiguo de val (es decir, X) al reiniciar. Podría usar una asignación de bloqueo y completar la lista de sensibilidad correctamente:

always @(val or coin)
   nval = val + coin;

o usa una asignación:

wire [3:0] nval;
assign nval = val + coin;

Es probable que hacer cualquier otra cosa cause problemas (si no está aquí, con otro código).

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