Preguntas con etiqueta 'quartus'

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Establecer entrada baja o alta en Quartus

He creado un registro de 4 bits en VHDL, dentro de Quartus. Normalmente, conecto cada una de mis entradas a uno de los pines del interruptor DIP o pines de botón pulsador en el "planificador de pines" para mi placa de desarrollo particular. A ve...
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Negative Edge Trigger and Asynchronous Clear no funciona en ModelSim

He creado un contador de 4 bits con las siguientes entradas y salidas relojN: reloj bajo activo clearN: active low clear cP: Cuando está alto, el contador cuenta. Cuando está bajo, el contador permanece igual. eP: activa alta. Esto a...
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cómo activar otro clk en mainclk (verilog)

Escribí a algún tipo de prescaler en verilog para hacer la señal sclk_adc desde clk_i. por ahora mi código se ve como: always @(posedge clk_i) begin //generation of sclk_adc end ahora me pregunto ¿hay alguna probabilidad de cargar reg...
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Altera DE2-115 - Falta de recursos de memoria en el chip para almacenar muestras de audio (?)

Actualmente, he almacenado con éxito algunas muestras de audio de 16 bits, 48kHz usando bloques M9K. Todo es perfectamente funcional, incluida su reproducción. Mi único problema es que, a mi entender (podría ser incorrecto) no tengo más espacio...
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Quartus Prime: exportar RTL netlist pdf desde la línea de comandos

En la GUI de Quartus puede ir a Herramientas - > Netlist Viewers - > RTL Viewer y vea todos los esquemas RTL de su diseño. Desde esa ventana, puede ir a Archivo - > Exportar y guardar un PDF de él. Quiero hacer esto desde la líne...
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Diagrama de forma de onda del quartus extraño de JK flip flop diagrama esquemático

Intenté construir un flip flop JK a partir de puertas lógicas. Este es mi diseño esquemático: Sinembargo,miformadeondaparaelcasoJ=1,K=1notienelaQactivada.Ensulugar,QnoacabadecopiarCLKcompletamenteenesasituación.Estaesmiformadeonda:     
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Cómo configurar el reloj en el Cyclone 5 (5CEFA2U19) FPGA Quartus

Hola, me preguntaba cómo configurar un reloj o dónde obtener información sobre qué pin usar para usar el reloj integrado. A continuación se muestra una imagen de mi esquema como la tengo: Poralgunarazón,TimeQuestnoreconocemirelojOSC,yesomehaces...
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No se puede iniciar la simulación de nivel de puerta

Estoy intentando iniciar la simulación de nivel de puerta para un proyecto de muestra y obtengo este error:    No se encuentra el archivo D: /Projects/Temp/DE10_Nano_OCRAM_LT24_Painter/simulation/modelsim/DE10_Nano_OCRAM_LT24_Painter.sft.   E...
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¿Cuál es un objetivo de diseño factible para la frecuencia de reloj máxima (relacionada con el tiempo de configuración) para un CPLD moderno que contiene el circuito conectado?

El CPLD es un Altera MAX V, con grado de velocidad 5 (tenga en cuenta que el MAX V viene con grados de velocidad 4 y 5, donde 4 es el más rápido). El circuito consiste en un contador ascendente binario de 5 bits donde el valor de conteo se compa...
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La forma más sencilla de crear una instancia de un transceptor en Quartus para evitar la degradación del canal no utilizado

Esta respuesta en la base de conocimientos de Altera indica que el TX Los canales en el Arria 10 se degradan con el tiempo si no se utilizan. He agregado la asignación recomendada a mi archivo QSF, pero no tiene ningún efecto si todavía no uso...