¿Puede alguien sugerir posibles razones por las que esto podría estar sucediendo? La compilación es exitosa. Hemos analizado el código. No se puede resolver ningún error lógico o de sintaxis (de lo contrario no se compilaría).
Estoy tratando de implementar la cadena de acarreo en FPGA y quiero que el resault de cada bloque se escriba en el registro. Cada bloque es un sumador de 10 bits con el siguiente código:
-- Carry10 Adder-------------------------------
library...
He probado mi ALU en la simulación funcional y obtengo las formas de onda correctas. Sin embargo, estoy confundido acerca de cómo interpretar las simulaciones de tiempo.
¿Qué causa las ondulaciones en el carry_out y las señales de cero? Ademá...