Necesito simular este circuito.
Perolasimulacióndevuelveeso,laslíneasanterioresyenesperaestánenestado'U'cuandodebenemitiralgo.Lalíneaanteriordebemostrarelnúmeroylalíneaderetencióndebecambiaralestadodelógicaalta.Inclusosisimplementesimulounso...
He escrito un código VHDL. Me gustaría convertirlo en un archivo de bloque o en un archivo de símbolos que pueda llamarlo en un archivo bdf en otro proyecto.
La versión de Quartus es Quartus prime 18.1 pro.
No existe una opción como "crear archi...
Al usar el * o / en VHDL, la herramienta de síntesis deducirá el bloque de IP apropiado para llevar a cabo esa operación. Si abrimos la GUI real para ese bloque de IP, podemos encontrar muchas opciones, por ejemplo, seleccionar si implementar la...
Estoy jugando con la conexión de varios dispositivos flash de configuración al Altera Cyclone 3. En particular, quiero reemplazar el EPCS16 (2MB) por W25Q128 (16MB), tanto por su tamaño como por su costo.
Parece que a Altera / Intel no le gus...
Aquí está mi código que usé para crear un elemento de memoria de palabras de 16kB de 16 bits en vhdl
library std;
use std.standard.all;
library ieee;
use ieee.std_logic_1164.all;
library ieee;
use ieee.numeric_std.all;
entity memory is
p...
Actualmente estoy intentando abrir un archivo qsys existente con Nios 2 para poder editarlo. Sin embargo, el programa siempre se cerrará cada vez que hago Archivo - > abrir o Ctrl + O. Además, cada vez que intentaba guardar un sistema que aca...
Ahora estoy intentando inicializar el compilador Intel HLS (síntesis de alto nivel), y descargué Quartus, VS 2010 professional y ModelSim.
Cuando ingreso el comando en el símbolo del sistema, algo salió mal como se muestra en la captura de pa...
Hola, estoy haciendo un archivo de registro 8x32 en verilog, el sim se ve bien, pero cuando compilo en quartus lo hace
Error (10028): No se pueden resolver varios controladores constantes para la red "rf [7] [31]" en el archivo de registro 8x...
Estoy intentando ejecutar un diseño complejo que usa tanto los archivos verilog como los archivos verilog del sistema en Quartus, pero no funcionan. En parte debido a los errores de sintaxis (a VHDL como asignar salidas adecuadas con el registro...
He creado una simulación de un registro de 4 bits en quartus. Cada una de las cuatro chancletas D prueba bien por sí mismas, pero cuando pruebo 4 de ellas conectadas juntas en un registro, obtengo el "Error (suprimible): (vsim-3601) Límite de it...