Al usar el * o / en VHDL, la herramienta de síntesis deducirá el bloque de IP apropiado para llevar a cabo esa operación. Si abrimos la GUI real para ese bloque de IP, podemos encontrar muchas opciones, por ejemplo, seleccionar si implementar la función utilizando bloques DSP de hardware o solo la lógica del dispositivo, latencia de la tubería e.t.c. ¿Hay alguna manera de especificar estas cosas en VHDL?
Los divisores son la más lenta de las 4 operaciones (+, -, *, /). Usar el operador / en VHDL significa que queremos un divisor que pueda completar su tarea en un solo ciclo. Esto generaría mucha lógica y reduciría el Fmax del diseño. ¿Cómo le digo a la herramienta de síntesis que deduzca un divisor que tenga una latencia de tubería de, por ejemplo, 5 ciclos en este caso, sin crear una instancia del divisor real del catálogo de IP?