Estoy intentando ejecutar un diseño complejo que usa tanto los archivos verilog como los archivos verilog del sistema en Quartus, pero no funcionan. En parte debido a los errores de sintaxis (a VHDL como asignar salidas adecuadas con el registro para uso en siempre bloques), otras debido a la imposibilidad de acceder a otros módulos en otros archivos que no tienen el mismo nombre que uno de los módulos en ese archivo. (múltiples módulos similares en un solo archivo).
Si alguien tiene alguna idea de cómo solucionar este problema, sería extremadamente útil.