Soy muy nuevo en la programación FPGA. Conseguí mi tarjeta Atlas DE0-Nano-SoC 5CSEMA4U23C5N hoy y ahora estoy intentando programar la tarjeta usando Quartus Prime Lite. Creé un código VHDL y ejecuté el análisis y la síntesis con éxito, completé...
En Quartus ii schematic diagram , he generado un lpm_ff . Entonces he convertido el diseño a un archivo .v. cuando quiero usar este flip-flop en un módulo, se compila sin problemas, pero cuando quiero simularlo con modelsim re...
Me gustaría poder ver formas de onda que muestran nodos internos en un circuito especificado en Verilog en Altera Quartus Prime. Estoy teniendo problemas para hacerlo cuando un cable es una salida de un módulo y una entrada de otro. Por ejemplo,...
Me gustaría poder ver no solo la salida de mi circuito en la simulación, sino también un nodo interior. Puedes verlo en el siguiente diagrama. Nombré la conexión "D2".
¿Tengo que conectar ese cable a una salida para ver su valor en la s...
He diseñado un sumador y el banco de pruebas relacionado.
He ejecutado la simulación RTL, y funciona como esperaba, sin embargo, no puedo ejecutar la simulación a nivel de puerta.
adder.vhd
library ieee;
use ieee.std_logic_1164.all;
entity...
Estoy intentando implementar TDC en Altera FPGA, así que necesito hacer una cadena de transporte con elementos de retardo colocados cuidadosamente. Estaba buscando y encontré muchos ejemplos para XLINX donde la colocación manual de elementos se...
en un proyecto que he realizado recientemente (Quartus, Cyclone 2, altera) quería producir tanto una salida gráfica VGA como una salida de sonido (a través de otra placa).
He notado que una gran cantidad de celdas lógicas se colocaron en arreglo...
He terminado de escribir un proyecto con archivos VHDL separados. La mayoría de los componentes tienen conexiones directamente con el FPGA (que he instanciado y conectado en el archivo de nivel superior), pero algunos no lo hacen. para conectar...
Hola soy de colombia lo siento mi ingles. Estoy desarrollando un proyecto simple, un sumador / restador complementario de dos para 4 bits. Me he desarrollado de la siguiente manera, pero en la simulación no me da el resultado esperado y no sé...
Todavía soy un principiante y sigo recibiendo este error, ¿alguien puede ayudar a los pls?
library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.ALL;
entity ClkDivider is
port ( clk_in : in STD_LOGIC;
reset : in STD_LOGI...