He terminado de escribir un proyecto con archivos VHDL separados. La mayoría de los componentes tienen conexiones directamente con el FPGA (que he instanciado y conectado en el archivo de nivel superior), pero algunos no lo hacen. para conectar estos componentes "internos" de forma adecuada, ¿puedo crear una instancia de ellos en el archivo de nivel superior y conectarlos solo a las señales (como lo haría en un banco de pruebas) o tengo que crear una instancia de cada entidad donde sea necesario en diferentes archivos vhd de bajo nivel?