Error (suprimible): (vsim-3601) Límite de iteración Quartus

Sus bocetos a lápiz no son útiles, sin embargo, el VHDL (de su pregunta eliminada de stackoverflow Error (suprimible): (vsim-3601) Límite de iteración Quartus es:

library ieee;
use ieee.std_logic_1164.all;

entity and_2 is port(
    in0, in1: in std_logic;
    out0: out std_logic);
end and_2;

architecture dataflow_and_2 of and_2 is
begin
    out0<=in0 and in1;
end dataflow_and_2;

library ieee;
use ieee.std_logic_1164.all;
entity nand_2 is port(
    in0, in1: in std_logic;
    out0: out std_logic);

end nand_2;

architecture dataflow of nand_2 is
begin
    out0<= in0 nand in1;
end dataflow;

library ieee;
use ieee.std_logic_1164.all;
entity nand_3 is port(
    in0, in1, in2: in std_logic;
    out0: out std_logic);
end nand_3;

architecture dataflow of nand_3 is
begin
    out0 <= (not(in0 nand in1)) nand in2;
end dataflow;

library ieee;
use ieee.std_logic_1164.all;

entity not_1 is port(
    in0: in std_logic;
    out0: out std_logic);
end not_1;

architecture dataflow_not_1 of not_1 is
begin
    out0<= not in0;
end dataflow_not_1;

library ieee;
use ieee.std_logic_1164.all;

entity or_3 is port(
    in0, in1, in2: in std_logic;
    out0: out std_logic);
end or_3;

architecture dataflow_or_3 of or_3 is
begin
    out0<= in0 or in1 or in2;
end dataflow_or_3;

library ieee;
use ieee.std_logic_1164.all;

entity mux_2_1 is port(
    d0, d1, s: in std_logic;
    y: out std_logic);
end mux_2_1;

architecture structural_mux_2_1 of mux_2_1 is
    signal n1, n2, n3, n4: std_logic;

    component not_1 port(
        in0: in std_logic;
        out0: out std_logic);
    end component;

    component and_2 port(
        in0, in1: in std_logic;
        out0: out std_logic);
    end component;

    component or_3 port(
        in0, in1, in2: in std_logic;
        out0: out std_logic);
    end component;

begin
    u1: not_1 port map(s, n1);
    u2: and_2 port map(d0, n1, n2);
    u3: and_2 port map(s, d1, n3);
    u4: and_2 port map(d1, d0, n4);
    u5: or_3 port map(n2, n3, n4, y);

end structural_mux_2_1;

library ieee;
use ieee.std_logic_1164.all;

entity d_ff_w_enable_clear is port(
    d, e, clearn, clk: in std_logic;
    q: buffer std_logic);
end d_ff_w_enable_clear;

architecture structural_d_ff_w_enable_clear of d_ff_w_enable_clear is
    signal n1, n2, n3, n4, n5, qn: std_logic;

    component nand_2 port(
    in0, in1: in std_logic;
    out0: out std_logic);
    end component;

    component nand_3 port(
    in0, in1, in2: in std_logic;
    out0: out std_logic);
    end component;


    component mux_2_1 port(
    d0, d1, s: in std_logic;
    y: out std_logic);
    end component;

begin
    u1: nand_2 port map(n1, n3, n2);
    u2: nand_3 port map(n2, clk, clearn, n3);
    u3: nand_3 port map(n3, clk, n1, n4);
    u4: nand_3 port map(n4, n5, clearn, n1);
    u5: nand_2 port map(n3, qn, q);
    u6: nand_3 port map(q, n4, clearn, qn);
    m1: mux_2_1 port map(q, d, e, n5);

end structural_d_ff_w_enable_clear;

library ieee;
use ieee.std_logic_1164.all;

entity reg_4_mar_sap_1 is 

    generic (
    size: integer:=3);
    port (
    lmn, clkmar, clearnmar: in std_logic;
    dmar: in std_logic_vector(size downto 0);
    qmar: out std_logic_vector(size downto 0));
end reg_4_mar_sap_1;

architecture structural_reg_4_mar_sap_1 of reg_4_mar_sap_1 is

    signal esig: std_logic;


    component d_ff_w_enable_clear port(
        d, e, clearn, clk: in std_logic;
        q: buffer std_logic);
    end component;

    component not_1 port(
        in0: in std_logic;
        out0: out std_logic);
    end component;


begin

    reg4: for k in size downto 0 generate
        flipflop: d_ff_w_enable_clear port map(dmar(k), esig, clearnmar, clkmar, qmar(k));
    end generate reg4;

    u1: not_1 port map(lmn, esig);

end structural_reg_4_mar_sap_1;

Proporcionando todas las entidades faltantes.

Su metodología parece estar utilizando un archivo .vwf, ya que una fuente de estímulos es un lugar de prueba. Esto afecta la portabilidad y también parece ser el origen de su problema en este caso.

Con un banco de pruebas que replica sus formas de onda de entrada para la imagen que muestra el error de límite de interacción:

library ieee;
use ieee.std_logic_1164.all;

entity reg4_tb is
end entity;

architecture foo of reg4_tb is
    constant size:      natural := 3;
    signal lmn:         std_logic := '1';
    signal clkmar:      std_logic := '0';
    signal clearnmar:   std_logic := '1'; -- not asserted
    signal dmar:        std_logic_vector (size downto 0);
    signal qmar:        std_logic_vector (size downto 0);
begin

UUT:
    entity work.reg_4_mar_sap_1
        generic map (size => size)
        port map (
            lmn => lmn,
            clkmar => clkmar,
            clearnmar => clearnmar,
            dmar => dmar,
            qmar => qmar
        );
CLOCK:
    process
    begin
        wait for 0.5 us;
        clkmar <= not clkmar;
        if now > 15.5 us then
            wait;
        end if;
    end process;
STIMULI:
    process
    begin
        dmar <= x"0";
        wait for 3 us;
        clearnmar <= '0'; -- no early clear
        dmar <= x"1";
        wait for 1 us;
        clearnmar <= '1';
        lmn <= '0';
        wait for 1 us;
        lmn <= '1';
        wait for 1 us;
        dmar <= x"2";
        wait for 1 us;
        lmn <= '0';
        wait for 1 us;
        lmn <= '1';
        wait for 1 us;
        dmar <= x"3";
        wait for 1 us;
        clearnmar <= '0';
        wait for 1 us;
        clearnmar <= '1';
        wait for 1 us;
        dmar <= x"4";
        wait for 3 us;
        dmar <= x"5";
        wait;
    end process;

end architecture;

Tu modelo de diseño simula sin el problema:

notandolosincrementosyvaloresqmarfaltantessemuestran.

Estonosdicequehayunaherramientaounproblemademetodologíaenlaformaenqueestásutilizando.vwfcomoestímuloparatumodeloensimulación.

Siobservaenlaimagendeltextoenlaventanaquecontieneelerrorreportadoenrojo,haydeclaracionesquenoestánvisiblesenlosdosarchivosVHDLincluidosarriba:

  

packagestd.textio
  entidadyarquitecturareg_4_mar_sap_1_vhdl_vec_tst(reg_4_mar_sap_1_arch)
  paquetevital_timing
  paquetevital_primitives
  paquetecycloneive.cycloneive_atom_pack
  paquetecycloneive.cycloneive_components
  entidadyarquitecturawork.hard_block(estructura)
  paqueteieee.std_logic_arith
  entidadyarquitecturacycloneive.cycloneive_io_obuf(arco)
  entidadyarquitecturacycloneive.cycloneive_io_ibuf(arco)
  entidadyarquitecturacycloneive.cycloneive_lcell_comb(vital_lcell_comb)

Sinembargo,todosestossecarganenlasimulación.Situvieraquearriesgarmeasuponer,elproblemasurgealdecirlealaherramientaqueuseVITALenunmodelodetiempocero.Sinoesesootracosaenlalista.(Noestáclaro,porejemplo,porquétienecélulasIOenunmodelodecomportamiento.Todaslascosasanterioresseutilizandealgunamaneraparaconectarentidadesextrañasalmodelodesimulaciónparaproporcionarestímulosdesdelaformadeondavwf.(Pienseenlasextensionesdelmodeloenenlugardeunbancodepruebas.EnalgúnlugardeesegranproblemahayunproblemaquecausaelerrorquenosdiceelverrordeModelsim:

  

Mensaje#3601devsim:  Elsimuladoriteraenuntiempodesimulacióndadoencerodemorahastaque  Nohaymásactividadenesemomento.Paraquenocuelguesi  hayunaoscilaciónderetardocero,limitaelnúmerodeiteraciones  aunvalorpredeterminadode5000.Sialcanzaestelímite,lasimulaciónsedetendrá  conunerror.Sirecibeesteerrorpuedeaumentarlaiteración.  límite,(atravésde"set IterationLimit") y luego intente solo   pisar para intentar determinar qué instancias en el diseño pueden ser   oscilante.
  [DOC: Manual del usuario de ModelSim - Detección de bucles infinitos de retardo cero]

Puedes solucionar problemas. Sin embargo, no está claro cómo solucionar problemas de las partes externas de su modelo de diseño elaborado.

Como sugerencia, limpie su proyecto o copie sus archivos de diseño VHDL a un nuevo proyecto y tenga mucho cuidado con la configuración que proporcione que pueda afectar su entorno de simulación. Parece que has hecho algo mal que no se puede determinar a partir de tus modelos VHDL o que hay algo incompatible con tus flip flops cuando usas estímulos vwf. (Los ajustes son más probables).

Altera (antes de la adquisición de Intel) se desaconseja activamente el uso de estímulos de forma de onda (que es una implementación específica del simulador, Modelsim no admite VHPI).

También puede observar que el código anterior requiere VHDL -2008 (resultados evaluados en expresiones).

La descripción de la lógica estructural (que utiliza puertas instanciadas) no se usa ampliamente, generalmente se basa en descripciones de nivel RTL que se sintetizan. Todos los modelos de VHDL elaborados son de comportamiento, estamos hablando de una diferencia en la granularidad y qué declaraciones de VHDL se utilizan. Los lenguajes de descripción de hardware permiten que las descripciones de RTL se asignen a primitivos definidos de implementación.

Una descripción de RTL:

architecture rtl of reg_4_mar_sap_1 is
begin
    process (clkmar, clearnmar)
    begin
        if clearnmar = '0' then
            qmar <= (others => '0');
        elsif rising_edge(clkmar) then
            if lmn = '0' then
                qmar <= dmar;
            end if;
        end if;
    end process;
end architecture;

proporciona los mismos valores al mismo tiempo para qmar y producirá una lógica equivalente cuando se sintetice utilizando primitivas de proveedor.