El CPLD es un Altera MAX V, con grado de velocidad 5 (tenga en cuenta que el MAX V viene con grados de velocidad 4 y 5, donde 4 es el más rápido). El circuito consiste en un contador ascendente binario de 5 bits donde el valor de conteo se compara con un valor de datos de entrada de 5 bits, y si el valor de conteo es mayor o igual al valor de los datos, entonces se establece un indicador. Este indicador se utiliza como entrada para un FSM pequeño. El diagrama FSM y el circuito de ruta de datos se muestran en la figura adjunta
El objetivo de diseño de la frecuencia máxima del reloj es de 100 MHz, pero a través de la herramienta de análisis de tiempo TimeQuest en Altera Quartus, obtengo Fmax = 92 MHz.
¿El objetivo de diseño es estricto o debería ser capaz de lograr esta frecuencia de reloj?
Tenga en cuenta que la frecuencia del reloj se basa en las consideraciones de tiempo de configuración. No hay PLLs o relojes generados internamente.
También tenga en cuenta que las rutas que fallan (hay dos) están entre los bits de valor de conteo, q_1 / q_0 y un bit para la codificación de estado: estado2 ...