Entiendo cómo hacer un diagrama de estado y hacer una lógica combinacional (puertas) para obtener una ecuación booleana para los siguientes bits de estado y el bit de salida,
pero ¿cuál es la función de la ROM aquí?
Dada la descripción de Verilog de un chip, ¿cuáles son los pasos necesarios para implementarlo en el hardware y cómo una persona haría algo así?
Para una referencia específica. Estaba mirando la página web de wikipedia para MMIX que dice:...
Acabo de comprar un FPGA y estoy aprendiendo Verilog, pero me he topado con algunas confusiones, la mayoría de ellas con respecto al reloj.
Mi primera pregunta es, ¿cómo funciona la lógica secuencial? ¿Se hacen las asignaciones, una por ciclo...
Estoy tratando de entender en qué parte del siguiente código de comportamiento, en qué tipo de hardware se convierte:
reg [7:0] k0, k1, k2, k3;
reg [7:0] data1_tmp, data2_tmp;
// Asynchronously read data from two registers
always @(*)
begin...
Sé que "no importa" significa que no importa si es un 0 o un 1 y cuando no importa solo son salidas, puedo entender cómo funcionan. Pero me cuesta mucho entender cómo funcionan cuando son entradas.
He leído que cuando una entrada es "No impor...
Tengo un módulo Verilog simple con solo un DFF de reinicio sincrónico:
module scratch (input clk, reset_n, serial,
output reg serial_ff);
always @ (posedge clk) begin
if (!reset_n) begin
serial_ff <= 1'b0;...
Entiendo que con el siguiente código de Verilog
always @(posedge i_clock)
begin
r_Test_1 <= 1'b1;
r_Test_2 <= r_Test_1;
r_Test_3 <= r_Test_2;
end
Utiliza declaraciones no bloqueantes, todas en paralelo y entiendo que cu...
Tengo un LVDS ADC conectado a un FPGA de Altera Cyclone IV. Los pines de datos vienen en 7 canales de par diferencial, para un total de 14 pines.
Aunque cada par diferencial es físicamente 2 pines, mi código de Verilog solo espera una señal...
Como en estos dos casos:
wire [3:0] A, B;
wire [4:0] C, D;
assign A = C; // larger width to smaller width
assign D = B; // smaller width to larger width
¿Cómo deberían ser A y D en términos de C y B respectivamente?
Al diseñar un mux 3: 1 necesitamos 2 líneas de selección, pero una combinación no es útil, digamos 2'b11. Si se produce esta combinación, la salida se convierte en 0 independientemente del valor de las líneas de entrada. ¿No es correcta la salid...