Tengo un LVDS ADC conectado a un FPGA de Altera Cyclone IV. Los pines de datos vienen en 7 canales de par diferencial, para un total de 14 pines.
Aunque cada par diferencial es físicamente 2 pines, mi código de Verilog solo espera una señal para cada par.
¿Cómo debo decirle al FPGA que cada par diferencial debe combinarse en una señal para mi código Verilog? ¿Se hace esto en Verilog? ¿Se hace esto en el archivo contraints?
El Cyclone FPGA tiene receptores de línea diferencial incorporados, y los usa al crear una instancia en su diseño. Mi enfoque habitual es crear un módulo separado que represente el "anillo de relleno" para el chip y crear una instancia allí. Tendrá dos pines externos para cada señal lógica utilizada en el interior.
Altera FPGAs puede interconectar fácilmente señales de LVDS. Asigne una señal a un pin en Pin Planner, luego seleccione ese tipo de pin como LVDS y se generará automáticamente un par complementario. Además, también asignará un pin negativo cuando seleccione la ubicación del pin positivo y viceversa.
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