Tengo un módulo que estoy escribiendo en Verilog que contiene efectivamente una matriz 2D de 16 por 10. En un punto y "fila" determinados, lo que quiero es que esos datos se transfieran a una red que pueda leerse fuera del módulo, sin embargo, c...
Soy nuevo en verilog y tengo un poco de problemas para llevarme bien con él.
Leí sobre reinicio asíncrono y síncrono y creo que lo logré, pero al implementar el mismo con verilog no puedo entender una línea de código que vi en este sitio web...
Tengo alguna consulta sobre la prioridad de if else en verilog.
Por ejemplo.
If (a)
b
else if c
d
else if e
f
else
g
En este punto, ¿a, b, c ... g se han buscado?
¿Cómo tienen prioridad esas prioridades en if ~ else in veri...
Estoy usando un módulo de división que tiene dos señales distintas a las entradas
"ir" para indicar el inicio de la división.
"hecho" para indicar parada de división.
Se están tomando aproximadamente 300 ciclos de reloj para que la división se c...
He estado intentando que mi FPGA Cyclone II (del Starter Kit, EP2C20) funcione. Conseguí que el software Quartus II funcionara en mi configuración de Ubuntu y funcionó CASI: puedo escribir un Verilog, compilarlo y ponerlo en mi dispositivo a tra...
Puedo sintetizar el diseño de Verilog en Xilinx Vivado (Webpack) y obtener el uso de LUT / FF del informe de síntesis.
Sin embargo, me gustaría estimar el área del chip (en mm2) según ciertas especificaciones de ASIC (no FPGA) (por ejemplo, en u...
Estoy tratando de aprender Verilog por mi cuenta utilizando los laboratorios de programas universitarios DE1-Soc y Altera. Estoy en el primer laboratorio y tratando de hacer un multiplexor de dos entradas de 4 bits de ancho. Escribí este código...
Hola EE StackExchange!
Hace varios meses que intento diseñar una CPU simple de 8 bits. Sin embargo, estoy experimentando un problema: la ALU genera el resultado de la operación dos ciclos de reloj después de que se ha presentado con datos vál...
Quiero crear una asignación que se ocupe de las extracciones desde un pin de puerto. Escribí lo siguiente:
module test5;
reg value;
reg output_enable;
reg pullup_enable;
wire pullup_helper;
wire value_helper;
wire outp;
assign (highz0, pul...
Soy muy nuevo en FPGA y lo siento por esta pregunta elemental. Acabo de crear un código XOR muy simple como este con Webpack ISE para descargar a XC2S100 (¡solo para prueba!) Pero no funciona.
EDITION1: De acuerdo con los comentarios, verifiq...