Algo como esto:
a = b? c: d;
haría a = c, si b = 1,
de lo contrario a se haría igual a d;
Pero, ¿qué haría hacer lo mismo en una matriz?
Así:
asigna a = (| b [10: 8])? 8'hff: b [7: 0]; // para limitar el valor máximo a 255
¿Comprueba ca...
Estoy empezando a aprender la codificación verilog en la universidad y hasta ahora no tuve tantos problemas. Creo que tengo lo básico a la perfección. Pero acabo de golpear una pared de ladrillos con este. Estaba experimentando con modelos de co...
Estoy teniendo problemas para encontrar evidencia explícita en cualquier sitio web de proveedores de FPGA de que su chip sea compatible con verilog-ams y / o verilog-a. ¿Todos estos chips lo admiten, o es solo chips de "señal mixta", o algo comp...
Si quiero modelar un registro simple, esperaría tener un elemento interno 'reg' para mantener el valor y lo conectaría con una salida 'cableada'. El reg acciona una salida interna.
Sin embargo, he buscado varios ejemplos y la mayoría utiliza...
Escribí un código simple para declarar una cola y usarlo en verilog, pero siempre da un error cuando uso la herramienta de sintetización ISE 14.6.
module queues;
byte qu [$] ;
initial
begin
qu.push_front(2);
qu.push_front(12);
qu.push_front(...
He escrito algunos códigos HDL para convertir la frecuencia del reloj en FPGA (100MHz) a una frecuencia que sea compatible con mi monitor VGA (65MHz):
reg FLAG = 0;
reg [26:0]count;
always@(posedge clock)
begin
if(reset)
count <= 'd...
Quiero aprender a hacer hardware DSP
Nunca he hecho ningún DSP y solo un poco de programación, pero he estado haciendo circuitos analógicos durante 15 años. Me gusta la idea de aprender FPGA porque suena más como construir circuitos, pero la...
Este es un diagrama de señal de un transmisor. No sé la media de las partes que se muestran en la imagen. ¿Qué tipo de señales son? ¿Cuáles son sus significados?
Quiero comenzar a trabajar en FPGA IGLOO2 y soy nuevo en FPGA.
Busqué tutoriales y cursos de capacitación para dispositivos Microsemi en Internet. Tiene un mal soporte y recursos en comparación con Altera y otros proveedores.
¿Puede alguien ayud...
Después de la síntesis de mi código verilog. Estoy recibiendo el siguiente informe de tiempo. Creo que muestra algún error en mi código.
Resumen de tiempos:
Grado de velocidad: -2
Período mínimo: 2.334ns (Frecuencia máxima: 428.376MHz)...