Preguntas con etiqueta 'verilog'

preguntas con etiqueta
2
respuestas

Uso eficiente del espacio en FPGA

Antecedentes y aclaraciones: Nunca he desarrollado / escrito una sola pieza de hardware antes, pero actualmente estoy usando Verilog para desarrollar un gran proyecto para un FPGA como mi proyecto final de graduación. Tengo algunas pregu...
2
respuestas

Flip Flop estructural D en Verilog

module dFlipFlop( input clk, input d, output q ); wire w1,w2,q_n; assign w1 = ~(d & clk); assign w2 = ~(~d & clk); assign q = ~(w1 & q_n); assign q_n = ~(w2 & q); endmodule ¿este módulo funcionará como un fli...
1
respuesta

Cómo simular PCIe para depurar mi punto final de FPGA

Estoy trabajando en un controlador FPGA conectado a través de PCIe. La única forma en que puedo depurar el hardware es usando chipscope. Así que ejecuto comandos a través de mi controlador y reviso las señales del FPGA. El problema es que lle...
1
respuesta

Complejidad computacional de los algoritmos actuales de concordancia de listas de redes

Entiendo que el problema de hacer coincidir dos listas de red podría reducirse al problema de isomorfismo del gráfico, que es NP-intermedio. Aparte de eso, ¿cuáles son los resultados de complejidad de algunos de los algoritmos de coincidencia de...
3
respuestas

Detección de desbordamiento en un CSA (Adicionar-guardar)

¿Cómo detecta el desbordamiento cuando tiene un CSA? Tengo 3 entradas complementarias de 16 bits dos y una salida de 16 bits y me pregunto ¿cómo detecto el desbordamiento?     
2
respuestas

concatenar entradas en verilog

En mi módulo estoy tomando dos entradas de 8 bits. mymodule(input clk, input [7:0] AS_1,input [7:0] AS_2, output [7:0] AS) Ahora quiero crear un contenedor que mantendrá ambas entradas, quiero decir que quiero unirlas en una sola. Quiero ha...
4
respuestas

¿La forma más eficiente de seleccionar entre 10 autobuses grandes?

Necesito seleccionar entre 10 buses de 164 bits diferentes usando BCD de cuatro bits (8421, binario sin signo). ¿Cuál es la forma más eficiente de hacerlo? Actualmente tengo la siguiente implementación de SystemVerilog case (bcdIn) 4'd0:...
1
respuesta

En verilog, ¿qué efecto tiene el operador no (!) en alta impedancia y no importa las condiciones?

Estoy escribiendo un cierto verilog y simulándolo usando modelsim. Tengo un bloque que se parece a esto: if(wr_req & !cam_busy & !lookup_latched & !cam_match_found & !cam_match_found_d1) begin cam_we...
1
respuesta

Convertir bmp de 8 bits a bmp de semitono

Ahora estoy explicando mi pregunta en detalle mientras me doy cuenta de que no expliqué bien mi pregunta. Soy un principiante en Verilog. Para aprender el idioma estoy escribiendo algunas aplicaciones de muestra. Actualmente estoy escribiend...
2
respuestas

núcleo de UART Altera De2

Tengo que implementar un receptor rs232 para mi proyecto. ¿Alguien tiene alguna idea de cómo empiezo a aprender / implementar esto? ¿Tengo que usar el software nios ii o simplemente implementarlo usando módulos verilog? enlace - La placa de...