Preguntas con etiqueta 'verilog'

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ISE: obliga al compilador a aceptar bucles largos

En este momento, ISE limita generate lazos a 64. Cuando subo, produce el error:    Se superó el límite de recuento de bucle. La condición nunca es falsa. Encontré que la opción loop_iteration_limit debería agregarse al proye...
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Al usar las herramientas ISE de Xilinx, el error "no tiene un puerto llamado"

Soy un principiante verilog. Creé un diseño usando Verilog directo y luego lo probé usando las herramientas de diseño ISE. Funciona muy bien. Me gustaría sintetizar esto para ver los recursos que se consumirán, pero para hacerlo parece req...
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¿Cómo puedo configurar una interfaz SPI entre un LPC2132 ARM y un Cyclone FPGA?

Estoy tratando de hacer que un chip ARM LPC2132 y un Altera Cyclone FPGA se comuniquen utilizando el protocolo SPI. Específicamente, tengo el tablero Saxo-L de KNJN, que tiene las señales precableadas entre los dos tableros, pero No puedo hace...
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Buscar valor absoluto en los datos de Verilog designados por el Sistema C / Xilinx X

He estado tratando de encontrar el valor Absoluto de un entero designado para Verilog Core utilizando Xilinx C ejecutándose en Microblaze, lo que he visto es que Verilog trata el número negativo como un número positivo. He intentado todos los...
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Verilog: ¿Un registro conserva su valor actual si no se le indica explícitamente que lo haga?

Considera este código: reg myReg [4:0]; always @ ( posedge clk ) begin if ( someCondition ) case ( someValue ) 1 : myReg <= 20; 2 : myReg <= 31; //default : myReg <= myR...
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¿Cuáles son los casos de uso real de varios controladores verilog wire?

Actualmente, aprendiendo Verilog. Descubrí que hay pocos tipos de red que pueden tener varios controladores y el valor en la red diferirá según el tipo de red si wire o wand o wor u otros. Tomo esto, pero ¿por qué demonio...
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backtick en constante numérica verilog

Así que estaba escribiendo un verilog en quartus y preguntándome por qué diablos se estaba portando mal. Finalmente, descubrí que el problema eran algunas constantes en las que había usado inadvertidamente una marca inversa en lugar de una co...
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¿Cómo enviar un paquete cada n ciclos de reloj en verilog?

Soy bastante nuevo en Verilog y en general Diseño Digital. Estoy trabajando en un proyecto que tiene una máquina de estado. El módulo, en un estado particular, recibe un paquete de solicitud de lectura de otro módulo y tengo que descodificar el...
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Leyendo un flujo de datos en serie con Verilog

Estoy usando un FPGA para muestrear un flujo de datos en serie (en este caso, se trata de audio PCM). Básicamente, hay dos señales: Reloj de bits: una señal de reloj básica (onda cuadrada) Datos: el bit a leer está presente en el flanco as...
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¿El restablecimiento completo de la tarjeta SD se interconectó con FPGA?

Por lo tanto, he podido conectar con éxito una tarjeta SD de Sandisk con Spartan 3 FPGA (usando verilog). La tarjeta después del encendido se inicializa correctamente y puede leer y escribir datos del sector correctamente. El único problema que...