Soy un principiante verilog.
Creé un diseño usando Verilog directo y luego lo probé usando las herramientas de diseño ISE. Funciona muy bien.
Me gustaría sintetizar esto para ver los recursos que se consumirán, pero para hacerlo parece requerir un archivo esquemático. Así que creé un símbolo para el ciclo Verilog y luego creé un nuevo esquema, colocando mi símbolo en el esquema y adjuntando algunos marcadores de E / S.
Cuando intenté compilar el esquema (AKA 'Implementar el diseño'), recibí errores en cada E / S. Aquí hay un ejemplo:
ERROR: HDLCompilers: 91 - "mm.vf" línea 35 Módulo 'method2_MUSER_mm' hace no tiene un puerto llamado 'LL1'
Los otros errores son idénticos, excepto el número de línea y los cambios de nombre de puerto.
El símbolo de Mi Verilog se llama de hecho 'method2'. El esquema tiene una definición de E / S para LL1. mm.vf es un archivo generado por ISE.
No tengo ni idea de lo que está buscando o cómo solucionarlo.