Tengo la tarea de construir un detector de secuencia
Aquíestáelcódigo:/*ThisdesignmodelsasequencedetectorusingMealyFSM.*Wheneverthesequence1101occurs,outputgoeshigh.*Overlappingsequencesareallowed.*/modulefirstFSM(inputwireclk,inputwirerst,in...
¿Cómo asignar un cable con una operación AND de un conjunto de cables?
parameter row = 4;
parameter col = 8;
wire ready [row-1:0][col-1:0];
output wire allready;
lógicamente quiero hacer
allready = AND ready [i] [j] para...
Soy un novato en SystemVerilog. Deseo saber cómo modelar una señal X de 8 bits para alcanzar cuatro niveles en ciertos intervalos de tiempo. Por ejemplo, deje que los valores legales de X sean de 40 a 80 (40 < X < 80)
40 - X - 50 para...
He diseñado un multiplicador de 8 bits en Verilog que requiere un máximo de 8 ciclos de reloj para dar el producto. También he codificado un sumador de 16 bits basado en lógica combinacional. Ahora quiero integrar los dos para hacer un acumulado...
Estoy aprendiendo el idioma verilog. ¿Puede alguien explicar las preguntas que hago entre corchetes []:
module d_ff(q,d,clk,reset);
output q;
input d,clk,reset;
reg q;
always @(posedge reset or negedge clk) [what is this a...
No estoy seguro de una implementación. Tengo un multiplexor de 8 entradas, 1 salida y 3 señales de selección. Uno de estos selecciona la señal secuencialmente adquiere todo el valor de un vector de bits. Ahora puedo elegir 2 vías.
La primera...
Estoy tratando de hacer un diseño que alterna un sonido a una velocidad de 120 BPM (una vez cada .5 segundos), y estoy usando un reloj de 50 MHz. Aquí está el módulo de tono:
module tone(
input clk,
input enable,
output reg speaker);
paramet...
Soy un principiante en Verilog. Por lo tanto, mi pregunta puede parecerle fácil, pero tengo dificultades para comprender la estructura de Verilog.
Tengo un módulo que funciona en dos modos: leer y escribir. En el modo de escritura, debe asignar...
Estoy usando una herramienta de síntesis y cuando estoy sintetizando un archivo verilog
module test();
reg reg1;
reg [1:0] reg2;
reg reg3 [1:0];
reg [1:0] reg4 [0:4];
endmodule
Está dando un error al "usar el módulo de memoria" con la ayuda...
En Verilog, uno puede trabajar con cadenas de la siguiente manera:
reg test [12 * 8 - 1:0] = "Hello world!";
¿Hay una manera de decirle al compilador que simplemente tenga un reg de la longitud apropiada similar a C?
reg test [] =...