Estoy trabajando en los ejercicios en "El lenguaje de descripción de hardware de Verilog" para aprender Verilog. Actualmente estoy atascado en el ejercicio 2.7, y como no pude encontrar nada en la web al respecto, pensé que preferiría preguntar...
Estoy tratando de modelar una memoria RAM de 0.125GB en Verilog usando ModelSim de 512 bit de ancho usando chips de memoria de 32 bit de ancho. Así que he creado un
32 * \ $ \ 2 ^ {18} \ $ matriz de memoria cuyo código es el siguiente:...
Estoy tratando de revisar con respecto al diseño RTL.
El diseño RTL de la siguiente manera
--FF --- Peine ---- FF ---- FF ----
Y cada FF tiene la misma configuración como esta
configuración 1ns
mantener 1ns
salida 0.5ns
También, el C...
Generé el modelo de simulación posterior a la ruta de Verilog de mi módulo Verilog original, usando Xilinx ISE. Generará un módulo Verilog utilizando primitivas de nivel LUT y fpga como IBUF, X_LUT4, ...
Al intentar compilar este código dire...
VHDL y Verilog son bastante similares, pero no tienen las mismas características, aunque sin duda hay una superposición masiva.
¿Cuáles son algunas de las cosas que son más fáciles de hacer en VHDL pero no tan fáciles o incluso imposibles de...
He implementado el módulo ram Verilog. Hice una instanciación y leí los datos de alguna dirección. Después de eso, quiero escribir los datos en otra dirección.
miradas que no necesito hacer dos veces la creación de instancias del ram, ya que cad...
Estoy trabajando con pruebas de ciertos casos de prueba con iverilog con la opción -o
por ejemplo
iverilog -o <output file name> <Test bench if required> <verilog file>
También había leído sobre las otras banderas como -c...
He diseñado un sumador de ondulación utilizando sumadores completos. Para encontrar la demora en la que se incurrió para realizar esta adición, incluí un reloj en cada módulo sumador completo. En mi código principal, instalé estos módulos para c...
¿Alguien puede explicar la diferencia entre los dos códigos a continuación? Ambos escritos en verilog, xilinx. Si alguien puede explicar cómo funciona el segundo, se lo agradecería mucho.
module decoder_24(in1, in2, out1, out2, out3, out4);...
En Verilog, qué técnicas se pueden usar para asignar un bus de direcciones a diferentes módulos de memoria. Caso típico: un núcleo de microprocesador cuyo espacio de direcciones se asigna a varios módulos de memoria: RAM, ROM, RAM de video, etc...