Usar elementos primitivos de Xilinx en Verilog dentro de ISE

Generé el modelo de simulación posterior a la ruta de Verilog de mi módulo Verilog original, usando Xilinx ISE.
Generará un módulo Verilog utilizando primitivas de nivel LUT y fpga como IBUF, X_LUT4, ...

 Al intentar compilar este código directamente y sintetizarlo dentro de ISE, no puede encontrar las primtividades de Xilinx y afirmar un error de compilación como ERROR:HDLCompilers:87 - "test.v" line 26 Could not find module/primitive 'X_OPAD' .

Quiero saber cómo puedo incluir módulos / bibliotecas relacionados dentro de ISE verilog. Código para evitar errores de compilación.
Parte del código se muestra a continuación:

module tripler (
  TRIPLED_OUTPUT, INPUT_SIGNAL
);
  output TRIPLED_OUTPUT;
  input INPUT_SIGNAL;
  wire INPUT_SIGNAL_IBUF_23;
  wire GATE3_OUT_0;
  wire GATE1_OUT_0;
  wire GATE2_OUT_0;
  wire GATE4_OUT_0;
  wire GATE5_OUT_0;
  wire GATE6_OUT_0;
  wire \TRIPLED_OUTPUT/O ;
  wire \INPUT_SIGNAL/INBUF ;
  wire GATE3_OUT;
  wire GATE1_OUT;
  wire GATE2_OUT;
  wire GATE4_OUT;
  wire GATE5_OUT;
  wire GATE6_OUT;
  wire TRIPLE_OUT;
  wire VCC;

  X_OPAD #(
    .LOC ( "PAD1" ))
  \TRIPLED_OUTPUT/PAD  (
    .PAD(TRIPLED_OUTPUT)
  );
  X_OBUF #(
    .LOC ( "PAD1" ))
  TRIPLED_OUTPUT_OBUF (
    .I(\TRIPLED_OUTPUT/O ),
    .O(TRIPLED_OUTPUT)
  );
  X_IPAD #(
    .LOC ( "PAD2" ))
  \INPUT_SIGNAL/PAD  (
    .PAD(INPUT_SIGNAL)
  );
  INPUT_SIGNAL_IBUF (
    .I(INPUT_SIGNAL),
    .O(\INPUT_SIGNAL/INBUF )
  );
  X_BUF #(
    .LOC ( "PAD2" ))
  \INPUT_SIGNAL/IFF/IMUX  (
    .I(\INPUT_SIGNAL/INBUF ),
    .O(INPUT_SIGNAL_IBUF_23)
  );
  X_BUF #(
    .LOC ( "SLICE_X0Y13" ))
  \GATE3_OUT/XUSED  (
    .I(GATE3_OUT),
    .O(GATE3_OUT_0)
  );
  X_BUF #(
    .LOC ( "SLICE_X0Y13" ))
  \GATE3_OUT/YUSED  (
    .I(GATE1_OUT),
    .O(GATE1_OUT_0)
  );