En el código de ejemplo a continuación de Doulos que modela RAM usando una matriz, ¿por qué es la dirección retrasado?
Específicamente, ¿por qué se molestaron en crear una segunda señal read_address en lugar de usar la entrada add...
Estoy trabajando en una unidad de control como un proyecto en mi clase Verilog. Para quitarme algo de la carga, quiero diseñarlo todo teniendo en cuenta que ya tengo una ALU simple tipo 8051, así que solo puedo trabajar en la unidad de control....
[icarus verilog]
¿Hay alguna bandera / pragma que pueda ayudarme a detectar nombres de variables falsos en una definición de módulo?
Considere el siguiente fragmento de código ...
module binary_decoder_2to4
(
input wire enable,
i...
Tengo un poco de confusión sobre la regla de la lista de sensibilidad: todas las señales que se leen en el bloque siempre deben incluirse en la lista. Al incluir posedge CLK y EN en mi lista de sensibilidad, obtengo un valor de x cambiad...
Utilizando Verilog, ¿cómo puedo sintetizar el recuento de cero inicial más rápido en un número de 64 bits?
Inicialmente fui con un CASEX (..), con muchas líneas 01xxxxx, 001xxxxx pero entiendo que esto sintetiza un cambiador de barriles que n...
Suponga que existe un puerto de salida de datos de 1 bit y un puerto de salida dataValid de 1 bit para un módulo. ¿Está bien asignar 1'dx a la salida de datos cuando se asigna 0 a dataValid? ¿Creará esto problemas de síntesis?
EDITAR: las opt...
Actualmente tengo un Spartan-6 FPGA en una placa Digilent Nexus 3.
Estoy usando Xilinx 14.6 Project Navigator para escribir el código y programar el FPGA.
Mi código para el módulo superior (y único) es el siguiente:
21 module blinker(
22 in...
Estoy intentando implementar una condición de inicio para i2c. Y a la simulación ISim lo hice. Sin embargo, sigo recibiendo esta advertencia:
WARNING:HDLCompiler:751 - "timer_A.v" Line 40: Redeclaration of ansi port flags_timer_A is not allowe...
Soy un desarrollador de software que está aprendiendo más sobre FPGA / VHDL y me pregunto si usar lenguajes secuenciales por mucho tiempo hace que sea más difícil pensar en el hardware.
Mi pregunta es sobre la conexión de componentes y estoy...
Simplemente estoy aprendiendo Verilog y tengo una pregunta sobre la configuración de bits en un registro de 2 bits (suponiendo que incluso estoy haciendo el registro correctamente).
Supongamos que tengo un módulo hipotético, foo (), que tiene...