Para el siguiente código, obtengo varios errores:
1) Target <mem> of concurrent assignment or output port connection should be a net type.
2) in_d0_ is not a constant
¿Cómo se puede resolver este problema?
module m...
Acabo de terminar mi primer curso de Hardware Digital. Cubrimos circuitos combinacionales, circuitos secuenciales y FSMs.
Ahora necesitamos crear un proyecto de diseño final. Tenemos 2 semanas para hacerlo y trabajamos en equipos de 2.
Qui...
Estoy usando ModelSim PE Student Edition, y estoy tratando de escribir un módulo que cambie la aritmética correcta. Después de buscar en línea y consultar un libro de texto Verilog, encontré que para cambiar la aritmética derecha puedo usar ">...
Recuerdo haber visto un sintetizador HDL basado en la web hace un par de años, pero ya no lo encuentro. Creo que fue solo una interfaz que ejecutó las herramientas de síntesis de los proveedores en el servidor.
¿Esto le suena familiar a algui...
Estoy intentando implementar un CRC paralelo en Verilog pero tengo problemas para que funcione. Este es un fragmento del código con el que estoy teniendo problemas.
reg val;
reg [15:0] hashValue;
reg [3:0] data_in;
always @(*) begin...
He escrito un código verilog para un multiplicador que da resultados correctos después de la simulación. Pero, el código generado después de la síntesis del código mencionado anteriormente no da resultados correctos. De hecho, no da resultados....
Tengo una máquina de estado simple como parte de mi módulo Verilog:
localparam State_IDLE = 3'b000,
State_WRITETOLANE1 = 3'b001;
reg [2:0] currentState;
reg [2:0] nextState;
always @(posedge TxByteClk) begin
if( rst ) begin
cu...
¿Es algo como esto posible?
parameter width;
wire[width-1] a_net = (width)'b0;
Básicamente necesito una variable para controlar el ancho del lado derecho. Estoy planeando usar esto en un banco de pruebas donde solo tengo que cambiar el anch...
Tengo una lista de redes de nivel de puerta de verilog generada por Synopsys Design Compiler.
DC fue dirigido para aplanar todos los buses y puertos al crear la lista de redes, y la declaración del módulo se encuentra a continuación:
module...
Si inicializa una matriz en Verilog, como:
entrada [2: 0] A;
A [2: 0] = 0;
¿Eso le asignaría a A [0], A [1] y A [2] el valor 0? ¿O hay otra forma de hacerlo?
Gracias por tu ayuda.