Preguntas con etiqueta 'verilog'

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El valor de data_out se está actualizando en el próximo flanco de reloj que se supone que se actualizará tan pronto como se asigne b, ¿por qué?

module memory(data_out,address,data_in,write_enable,clk,cs,rst); output [3:0] data_out; input [3:0] address; input [3:0] data_in; input write_enable; input clk; input cs; input rst;...
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Entendiendo los apoyos cuadrados en verilog

No entiendo lo que significan los tirantes cuadrados en el siguiente código de Verilog. ¿Alguien puede explicar su propósito? wire signed [I_width : -F_width] p_to_pipe[order : 0], x_to_pipe[order : 0]; Donde I_width= 5 , F_width=5...
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El puerto de salida de Verilog es de alta impedancia (Z) cuando es controlado por un submódulo

Estoy escribiendo código para desplazar 4 bits usando el indicador de acarreo para generar retardo mediante la creación de instancias, pero cuando estoy creando una instancia en la salida del módulo superior del módulo superior temp1 siem...
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Buscando un programa que pueda simular un archivo Verilog HDL

Me preguntaba si se ha creado un programa que pueda simular el producto final de un archivo de diseño Verilog HDL. Para proporcionar algo de información, estoy utilizando Quartus 2 (el archivo de diseño es un archivo HDL de verilog) y lo comp...
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Seleccionar parte en verilog

Estoy un poco confundido debido a una situación extraña en el operador de selección de parte en verilog. Había leído sobre operadores de selección de parte y vector de selección de parte . Pero hay una situación en la que tengo variable[0:0]...
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¿Puedo crear un archivo verilog para simular y sintetizar?

Recientemente estuve leyendo un libro de estudio de Verilog. Finalmente me di cuenta de que un archivo Verilog puede no ser sintetizable, porque algunas declaraciones Verilog son solo para uso de simulación. Pero soy demasiado perezoso para crea...
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División de punto fijo en verilog para Spartan 6

Estoy desarrollando un núcleo en Spartan 6 que necesita hacer divisiones como 1 / 6,2 / 4 etc ... así que los valores siempre están entre 0 y 1. Como no necesito la precisión del punto flotante, quiero usar un divisor de punto fijo, ya que la di...
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Verilog - sintaxis de duda

En un código FPGA, si tengo algo como lo siguiente: (* LOC="M18" *) output reg lcd_e; donde lcd_e es un puerto de entrada / salida. ¿Esto significa que no necesito crear un archivo UCF que apunte lcd_e a M18? ¿Qué indican "(*"...
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Quartus - Exportar Verilog como nivel de puerta (FPGA)

Tengo un proyecto en el software Quartus II de Altera que está escrito en Verilog. Tengo curiosidad por saber si alguien aquí ha descubierto cómo exportar Verilog como una lista de acceso de nivel de puerta. Me gustaría simular el diseño en cade...
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Detectando bits de 1'bx y 1'bz en una variable Verilog

Tengo un cable de 128 bits: wire [127:0] test; Quiero detener la simulación si alguno de los bits de test es 1'bx o 1'bz . Esto es lo que intenté: if(&test == 1'bx || &test == 1'bz) begin $stop; end Desaf...