Preguntas con etiqueta 'verilog'

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Verilog: el puerto del receptor MIDI falla cuando se presionan más de dos teclas al mismo tiempo [cerrado]

Estoy diseñando un puerto de receptor MIDI (utilizando Altera CLPD MAX 7000S). El dispositivo muestrea el segundo byte que recibe y emite el valor binario en un LED. El dispositivo funciona bien cada vez que ingreso notas MIDI (usando el softwar...
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convolución 2D en imagen de escala de grises 32x32 en FPGA usando verilog para inferencia de CNN

Hola, soy nuevo en el mundo de las redes neuronales convolucionales y me gustaría implementar una operación de convolución 2D utilizando el enfoque de ventana deslizante en un FPGA xilinx. La entrada a la imagen es una imagen de 32x32 con 2 cana...
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Ejecutar el módulo uno tras otro usando el estado de marca

Quiero ejecutar 2 módulos, uno tras otro con una señal de señalización ¿Qué cambios debo hacer en el código a continuación para los módulos? He usado delay_4 y multiplicar. module iir_model(yout,temp1,win,clk); input [3:0] win; output...
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Generar sentencia if-for

¿Podemos declarar Generar declaración if-for? module prac#(parameter m=3) (input x, input[2:0]a,b,output[2:0]c); wire [2:0]f[0:3]; genvar i; generate if(!x) begin : d2 for(i=0;i<=m;i=i+1) begin:dd assign f[i]=(a & b); end end e...
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Circuito Verilog no síncrono

Soy nuevo en Verilog y estaba tratando de hacer un contador de décadas. Simplemente tomé la referencia de un circuito real que implementa el contador de décadas utilizando JK-Flip Flops. Así que escribí un submódulo para JK-Flip Flop y un módulo...
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mips verilog de rama de ciclo único

Soy bastante nuevo en Verilog, diseño de hardware y arquitectura de computadoras. Sin embargo, he intentado diseñar un procesador MIPS simplificado. Parece que, en su mayoría, funciona bien, pero siempre que lo simulo, se cuelga en una instrucci...
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No se puede entender VGA [Verilog]

Después de investigar mucho sobre cómo generar señales VGA y observar algunos ejemplos de código, intenté escribir un simple generador de señales VGA que solo muestra un color sólido en la pantalla. Al ver la simulación, el tiempo parece ser cor...
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Implementación Pipelined vs Low Latency del cubo de un número en Verilog

Estaba estudiando sobre diseño de FPGA y luego encontré estos términos Throughput y Latency . Así que el autor proporcionó un ejemplo de una implementación altamente canalizada para encontrar la raíz cúbica de un número: queapar...
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Diseño de un contador que permanece en cada estado para x relojes

Supongamos que tenemos un contador de 8 bits out[7:0◆ Debe permanecer en cada recuento durante un número específico de relojes x, donde x puede ser cualquier entero o factor fraccional de 512. Mi enfoque: Use el contador de 10 bits t...
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¿Cómo tener una señal de reinicio activada por un borde en un circuito verilog secuencial?

Me pregunto cómo es posible construir un circuito verilog secuencial con un disparador de reinicio. El problema que tengo es que necesito un bloque siempre específico para cuando se activa el restablecimiento. He creado este ejemplo de un contad...